ग्रे सेल में AND-OR गेट की देरी कैलकुलेटर

✖महत्वपूर्ण पथ विलंब शिफ्टर, सशर्त पूरक (घटाव के लिए), योजक और रजिस्टर की देरी का योग है।ⓘ गंभीर पथ विलंब [T_delay]			+10% -10%
✖कुल प्रसार विलंब आमतौर पर लॉजिक गेट्स में वृद्धि समय या गिरावट समय को संदर्भित करता है। यह वह समय है जो लॉजिक गेट को इनपुट स्थिति में बदलाव के आधार पर अपनी आउटपुट स्थिति बदलने में लगता है।ⓘ कुल प्रसार विलंब [t_pd]			+10% -10%
✖XOR गेट विलंब को XOR के गेटों की 2 देरी के रूप में परिभाषित किया गया है, क्योंकि वे वास्तव में ANDs और ORs के संयोजन से बने हैं।ⓘ एक्सओआर गेट विलंब [t_XOR]			+10% -10%
✖क्रिटिकल पाथ पर गेट्स को CMOS में एक चक्र समय के दौरान आवश्यक लॉजिक गेट की कुल संख्या के रूप में परिभाषित किया गया है।ⓘ क्रिटिकल पाथ पर गेट्स [N_gates]			+10% -10%

✖ग्रे सेल में AND OR गेट की देरी को AND/OR गेट में कंप्यूटिंग समय में देरी के रूप में परिभाषित किया गया है जब तर्क इसके माध्यम से पारित किया जाता है।ⓘ ग्रे सेल में AND-OR गेट की देरी [t_AO]

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सूत्र

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ग्रे सेल में AND-OR गेट की देरी

सूत्र

`"t"_{"AO"} = ("T"_{"delay"}-"t"_{"pd"}-"t"_{"XOR"})/("N"_{"gates"}-1)`

उदाहरण

`"21.88889ns"=("300ns"-"71ns"-"32ns")/("10"-1)`

कैलकुलेटर

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ग्रे सेल में AND-OR गेट की देरी उपाय

चरण 0: पूर्व-गणना सारांश

प्रयुक्त सूत्र

AND OR गेट का विलंब = (गंभीर पथ विलंब-कुल प्रसार विलंब-एक्सओआर गेट विलंब)/(क्रिटिकल पाथ पर गेट्स-1)
t_AO = (T_delay-t_pd-t_XOR)/(N_gates-1)
यह सूत्र 5 वेरिएबल का उपयोग करता है

चर

AND OR गेट का विलंब - (में मापा गया दूसरा) - ग्रे सेल में AND OR गेट की देरी को AND/OR गेट में कंप्यूटिंग समय में देरी के रूप में परिभाषित किया गया है जब तर्क इसके माध्यम से पारित किया जाता है।
गंभीर पथ विलंब - (में मापा गया दूसरा) - महत्वपूर्ण पथ विलंब शिफ्टर, सशर्त पूरक (घटाव के लिए), योजक और रजिस्टर की देरी का योग है।
कुल प्रसार विलंब - (में मापा गया दूसरा) - कुल प्रसार विलंब आमतौर पर लॉजिक गेट्स में वृद्धि समय या गिरावट समय को संदर्भित करता है। यह वह समय है जो लॉजिक गेट को इनपुट स्थिति में बदलाव के आधार पर अपनी आउटपुट स्थिति बदलने में लगता है।
एक्सओआर गेट विलंब - (में मापा गया दूसरा) - XOR गेट विलंब को XOR के गेटों की 2 देरी के रूप में परिभाषित किया गया है, क्योंकि वे वास्तव में ANDs और ORs के संयोजन से बने हैं।
क्रिटिकल पाथ पर गेट्स - क्रिटिकल पाथ पर गेट्स को CMOS में एक चक्र समय के दौरान आवश्यक लॉजिक गेट की कुल संख्या के रूप में परिभाषित किया गया है।

चरण 1: इनपुट को आधार इकाई में बदलें

गंभीर पथ विलंब: 300 नैनोसेकंड --> 3E-07 दूसरा (रूपांतरण की जाँच करें यहाँ)
कुल प्रसार विलंब: 71 नैनोसेकंड --> 7.1E-08 दूसरा (रूपांतरण की जाँच करें यहाँ)
एक्सओआर गेट विलंब: 32 नैनोसेकंड --> 3.2E-08 दूसरा (रूपांतरण की जाँच करें यहाँ)
क्रिटिकल पाथ पर गेट्स: 10 --> कोई रूपांतरण आवश्यक नहीं है

चरण 2: फॉर्मूला का मूल्यांकन करें

फॉर्मूला में इनपुट वैल्यू को तैयार करना

t_AO = (T_delay-t_pd-t_XOR)/(N_gates-1) --> (3E-07-7.1E-08-3.2E-08)/(10-1)

मूल्यांकन हो रहा है ... ...

t_AO = 2.18888888888889E-08

चरण 3: परिणाम को आउटपुट की इकाई में बदलें

2.18888888888889E-08 दूसरा -->21.8888888888889 नैनोसेकंड (रूपांतरण की जाँच करें यहाँ)

आख़री जवाब

21.8888888888889 ≈ 21.88889 नैनोसेकंड <-- AND OR गेट का विलंब

(गणना 00.004 सेकंड में पूरी हुई)

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क्रेडिट

के द्वारा बनाई गई शोभित डिमरी

बिपिन त्रिपाठी कुमाऊँ प्रौद्योगिकी संस्थान (BTKIT), द्वाराहाट

शोभित डिमरी ने इस कैलकुलेटर और 900+ अधिक कैलकुलेटर को बनाए है!

के द्वारा सत्यापित उर्वी राठौड़

विश्वकर्मा गवर्नमेंट इंजीनियरिंग कॉलेज (वीजीईसी), अहमदाबाद

उर्वी राठौड़ ने इस कैलकुलेटर और 1900+ को अधिक कैलकुलेटर से सत्यापित किया है!

< 13 सीएमओएस विलंब विशेषताएँ कैलक्युलेटर्स

विलंब उदय

जाओ विलंब वृद्धि = आंतरिक वृद्धि विलंब+(प्रतिरोध में वृद्धि*विलंब समाई)+(ढलान का उदय*विलंब पिछला)

ग्रे सेल में AND-OR गेट की देरी

जाओ AND OR गेट का विलंब = (गंभीर पथ विलंब-कुल प्रसार विलंब-एक्सओआर गेट विलंब)/(क्रिटिकल पाथ पर गेट्स-1)

1-बिट प्रोपेगेट गेट्स की देरी

जाओ कुल प्रसार विलंब = गंभीर पथ विलंब-((क्रिटिकल पाथ पर गेट्स-1)*AND OR गेट का विलंब+एक्सओआर गेट विलंब)

सर्किट में प्रसार विलंब

जाओ सर्किट प्रसार विलंब = (प्रसार विलंब उच्च से निम्न+प्रसार विलंब निम्न से उच्च)/2

वोल्टेज-नियंत्रित विलंब रेखा

जाओ वोल्टेज-नियंत्रित विलंब रेखा = छोटा विचलन विलंब/वीसीडीएल लाभ

लघु विचलन देरी

जाओ छोटा विचलन विलंब = वीसीडीएल लाभ*वोल्टेज-नियंत्रित विलंब रेखा

वीसीडीएल लाभ

जाओ वीसीडीएल लाभ = छोटा विचलन विलंब/वोल्टेज-नियंत्रित विलंब रेखा

परजीवी समाई के बिना प्रसार विलंब

जाओ प्रसार विलंब समाई = सर्किट प्रसार विलंब/सामान्यीकृत विलंब

सामान्यीकृत विलंब

जाओ सामान्यीकृत विलंब = कुल प्रसार विलंब/प्रसार विलंब समाई

प्रचार देरी

जाओ कुल प्रसार विलंब = सामान्यीकृत विलंब*प्रसार विलंब समाई

धार दर

जाओ बढ़त दर = (वृद्धि समय+पतझड़ का समय)/2

पतझड़ का समय

जाओ पतझड़ का समय = 2*बढ़त दर-वृद्धि समय

वृद्धि समय

जाओ वृद्धि समय = 2*बढ़त दर-पतझड़ का समय

ग्रे सेल में AND-OR गेट की देरी सूत्र

AND OR गेट का विलंब = (गंभीर पथ विलंब-कुल प्रसार विलंब-एक्सओआर गेट विलंब)/(क्रिटिकल पाथ पर गेट्स-1)
t_AO = (T_delay-t_pd-t_XOR)/(N_gates-1)

पीजी कैरी-रिपल एडिशन को समझाइए

कैरी-रिपल योजक का महत्वपूर्ण पथ कैरी-इन से कैरी-आउट तक कैरी चेन बहुमत गेट्स के साथ गुजरता है। चूंकि कैरी आने के समय तक P और G सिग्नल पहले ही स्थिर हो चुके होंगे, हम उनका उपयोग बहुमत फ़ंक्शन को AND-OR गेट में सरल बनाने के लिए कर सकते हैं। चूंकि सीआई = जीआई: 0, कैरी-रिपल जोड़ को अब समूह पीजी तर्क के चरम मामले के रूप में देखा जा सकता है जिसमें एक (i 1) -बिट समूह बनाने के लिए 1-बिट समूह को आई-बिट समूह के साथ जोड़ा जाता है। इस चरम में, समूह प्रचार संकेतों का कभी भी उपयोग नहीं किया जाता है और इसकी गणना करने की आवश्यकता नहीं होती है। चित्र 11.14 में 4-बिट कैरी-रिपल योजक दिखाया गया है। क्रिटिकल कैरी पाथ अब बहुसंख्यक गेटों की श्रृंखला के बजाय AND-OR गेट की एक श्रृंखला के माध्यम से आगे बढ़ता है

ग्रे सेल में AND-OR गेट की देरी की गणना कैसे करें?

ग्रे सेल में AND-OR गेट की देरी के लिए ऑनलाइन कैलकुलेटर पर, कृपया गंभीर पथ विलंब (T_delay), महत्वपूर्ण पथ विलंब शिफ्टर, सशर्त पूरक (घटाव के लिए), योजक और रजिस्टर की देरी का योग है। के रूप में, कुल प्रसार विलंब (t_pd), कुल प्रसार विलंब आमतौर पर लॉजिक गेट्स में वृद्धि समय या गिरावट समय को संदर्भित करता है। यह वह समय है जो लॉजिक गेट को इनपुट स्थिति में बदलाव के आधार पर अपनी आउटपुट स्थिति बदलने में लगता है। के रूप में, एक्सओआर गेट विलंब (t_XOR), XOR गेट विलंब को XOR के गेटों की 2 देरी के रूप में परिभाषित किया गया है, क्योंकि वे वास्तव में ANDs और ORs के संयोजन से बने हैं। के रूप में & क्रिटिकल पाथ पर गेट्स (N_gates), क्रिटिकल पाथ पर गेट्स को CMOS में एक चक्र समय के दौरान आवश्यक लॉजिक गेट की कुल संख्या के रूप में परिभाषित किया गया है। के रूप में डालें। कृपया ग्रे सेल में AND-OR गेट की देरी गणना को पूर्ण करने के लिए कैलकुलेट बटन का उपयोग करें।

ग्रे सेल में AND-OR गेट की देरी गणना

ग्रे सेल में AND-OR गेट की देरी कैलकुलेटर, AND OR गेट का विलंब की गणना करने के लिए Delay of AND OR Gate = (गंभीर पथ विलंब-कुल प्रसार विलंब-एक्सओआर गेट विलंब)/(क्रिटिकल पाथ पर गेट्स-1) का उपयोग करता है। ग्रे सेल में AND-OR गेट की देरी t_AO को ग्रे सेल फॉर्मूला में AND-OR गेट की देरी को AND/OR गेट में समय की गणना में देरी के रूप में परिभाषित किया जाता है जब कोई तर्क इसके माध्यम से गुजरता है। के रूप में परिभाषित किया गया है। यहाँ ग्रे सेल में AND-OR गेट की देरी गणना को संख्या में समझा जा सकता है - 2.2E+10 = (3E-07-7.1E-08-3.2E-08)/(10-1). आप और अधिक ग्रे सेल में AND-OR गेट की देरी उदाहरण यहाँ देख सकते हैं -

FAQ

ग्रे सेल में AND-OR गेट की देरी क्या है?

ग्रे सेल में AND-OR गेट की देरी ग्रे सेल फॉर्मूला में AND-OR गेट की देरी को AND/OR गेट में समय की गणना में देरी के रूप में परिभाषित किया जाता है जब कोई तर्क इसके माध्यम से गुजरता है। है और इसे t_AO = (T_delay-t_pd-t_XOR)/(N_gates-1) या Delay of AND OR Gate = (गंभीर पथ विलंब-कुल प्रसार विलंब-एक्सओआर गेट विलंब)/(क्रिटिकल पाथ पर गेट्स-1) के रूप में दर्शाया जाता है।

ग्रे सेल में AND-OR गेट की देरी की गणना कैसे करें?

ग्रे सेल में AND-OR गेट की देरी को ग्रे सेल फॉर्मूला में AND-OR गेट की देरी को AND/OR गेट में समय की गणना में देरी के रूप में परिभाषित किया जाता है जब कोई तर्क इसके माध्यम से गुजरता है। Delay of AND OR Gate = (गंभीर पथ विलंब-कुल प्रसार विलंब-एक्सओआर गेट विलंब)/(क्रिटिकल पाथ पर गेट्स-1) t_AO = (T_delay-t_pd-t_XOR)/(N_gates-1) के रूप में परिभाषित किया गया है। ग्रे सेल में AND-OR गेट की देरी की गणना करने के लिए, आपको गंभीर पथ विलंब (T_delay), कुल प्रसार विलंब (t_pd), एक्सओआर गेट विलंब (t_XOR) & क्रिटिकल पाथ पर गेट्स (N_gates) की आवश्यकता है। हमारे टूल के द्वारा, आपको महत्वपूर्ण पथ विलंब शिफ्टर, सशर्त पूरक (घटाव के लिए), योजक और रजिस्टर की देरी का योग है।, कुल प्रसार विलंब आमतौर पर लॉजिक गेट्स में वृद्धि समय या गिरावट समय को संदर्भित करता है। यह वह समय है जो लॉजिक गेट को इनपुट स्थिति में बदलाव के आधार पर अपनी आउटपुट स्थिति बदलने में लगता है।, XOR गेट विलंब को XOR के गेटों की 2 देरी के रूप में परिभाषित किया गया है, क्योंकि वे वास्तव में ANDs और ORs के संयोजन से बने हैं। & क्रिटिकल पाथ पर गेट्स को CMOS में एक चक्र समय के दौरान आवश्यक लॉजिक गेट की कुल संख्या के रूप में परिभाषित किया गया है। के लिए संबंधित मान दर्ज करने और कैलकुलेट बटन को क्लिक करने की आवश्यकता है।

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