Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS Kalkulator

↳

Elektronika

Cywilny

Elektronika i oprzyrządowanie

Elektryczny

Inżynieria chemiczna

Inżynieria materiałowa

Inżynieria produkcji

Mechaniczny

⤿

Falowniki CMOS

Charakterystyka czasu CMOS

Charakterystyka obwodu CMOS

Charakterystyka opóźnienia CMOS

Charakterystyka projektu CMOS

Podsystem ścieżki danych tablicowych

Podsystem specjalnego przeznaczenia CMOS

Wskaźniki mocy CMOS

✖Napięcie zasilania CMOS definiuje się jako napięcie zasilania podawane na zacisk źródłowy PMOS.ⓘ Napięcie zasilania [V_DD]			+10% -10%
✖Napięcie progowe NMOS bez polaryzacji korpusu CMOS definiuje się jako napięcie progowe NMOS, gdy zacisk podłoża znajduje się pod napięciem masy (0).ⓘ Napięcie progowe NMOS bez odchylenia ciała [V_T0,n]			+10% -10%

✖Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS definiuje się jako minimalną wartość napięcia wejściowego, która może być interpretowana jako logiczna „1” dla symetrycznego falownika CMOS.ⓘ Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS [V_IH(sym)]

⎘ Kopiuj

👎

Formuła

✖

Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS

Formuła

`"V"_{"IH(sym)"} = (5*"V"_{"DD"}-2*"V"_{"T0,n"})/8`

Przykład

`"1.9125V"=(5*"3.3V"-2*"0.6V")/8`

Kalkulator

LaTeX

Resetowanie

👍

Pobierać Projektowanie i zastosowania CMOS Formułę PDF PDF Image

Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS Rozwiązanie

KROK 0: Podsumowanie wstępnych obliczeń

Formułę używana

Minimalne napięcie wejściowe = (5*Napięcie zasilania-2*Napięcie progowe NMOS bez odchylenia ciała)/8
V_IH(sym) = (5*V_DD-2*V_T0,n)/8
Ta formuła używa 3 Zmienne

Używane zmienne

Minimalne napięcie wejściowe - (Mierzone w Wolt) - Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS definiuje się jako minimalną wartość napięcia wejściowego, która może być interpretowana jako logiczna „1” dla symetrycznego falownika CMOS.
Napięcie zasilania - (Mierzone w Wolt) - Napięcie zasilania CMOS definiuje się jako napięcie zasilania podawane na zacisk źródłowy PMOS.
Napięcie progowe NMOS bez odchylenia ciała - (Mierzone w Wolt) - Napięcie progowe NMOS bez polaryzacji korpusu CMOS definiuje się jako napięcie progowe NMOS, gdy zacisk podłoża znajduje się pod napięciem masy (0).

KROK 1: Zamień wejście (a) na jednostkę bazową

Napięcie zasilania: 3.3 Wolt --> 3.3 Wolt Nie jest wymagana konwersja
Napięcie progowe NMOS bez odchylenia ciała: 0.6 Wolt --> 0.6 Wolt Nie jest wymagana konwersja

KROK 2: Oceń formułę

Zastępowanie wartości wejściowych we wzorze

V_IH(sym) = (5*V_DD-2*V_T0,n)/8 --> (5*3.3-2*0.6)/8

Ocenianie ... ...

V_IH(sym) = 1.9125

KROK 3: Konwertuj wynik na jednostkę wyjścia

1.9125 Wolt --> Nie jest wymagana konwersja

OSTATNIA ODPOWIEDŹ

1.9125 Wolt <-- Minimalne napięcie wejściowe

(Obliczenie zakończone za 00.004 sekund)

Jesteś tutaj -

Dom » Inżynieria » Elektronika » Projektowanie i zastosowania CMOS » Falowniki CMOS » Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS

Kredyty

Stworzone przez Priyanka Patel

Lalbhai Dalpatbhai College of Engineering (LDCE), Ahmadabad

Priyanka Patel utworzył ten kalkulator i 25+ więcej kalkulatorów!

Zweryfikowane przez Parminder Singh

Uniwersytet Chandigarh (CU), Pendżab

Parminder Singh zweryfikował ten kalkulator i 500+ więcej kalkulatorów!

< 17 Falowniki CMOS Kalkulatory

Opóźnienie propagacji dla przejścia CMOS z niskiej na wysoką moc wyjściową

Iść Czas przejścia z niskiego na wysoki poziom wyjściowy = (Pojemność obciążenia/(Transkonduktancja PMOS*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))))*(((2*abs(Napięcie progowe PMOS z odchyleniem ciała))/(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała)))+ln((4*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))/Napięcie zasilania)-1))

Minimalne napięcie wyjściowe obciążenia rezystancyjnego CMOS

Iść Minimalne napięcie wyjściowe obciążenia rezystancyjnego = Napięcie zasilania-Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie))-sqrt((Napięcie zasilania-Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie)))^2-(2*Napięcie zasilania/(Transkonduktancja NMOS*Odporność na obciążenie)))

Opóźnienie propagacji dla przejścia CMOS z wysokiego na niski poziom wyjściowy

Iść Czas przejścia z wysokiego na niski poziom wyjściowy = (Pojemność obciążenia/(Transkonduktancja NMOS*(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała)))*((2*Napięcie progowe NMOS z odchyleniem ciała/(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała))+ln((4*(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała)/Napięcie zasilania)-1))

Minimalne napięcie wejściowe obciążenia rezystancyjnego CMOS

Iść Minimalne napięcie wejściowe obciążenia rezystancyjnego = Napięcie progowe zerowego odchylenia+sqrt((8*Napięcie zasilania)/(3*Transkonduktancja NMOS*Odporność na obciążenie))-(1/(Transkonduktancja NMOS*Odporność na obciążenie))

Maksymalne napięcie wejściowe CMOS

Iść Maksymalne napięcie wejściowe CMOS = (2*Napięcie wyjściowe dla maksymalnego wejścia+(Napięcie progowe PMOS bez odchylenia ciała)-Napięcie zasilania+Współczynnik transkonduktancji*Napięcie progowe NMOS bez odchylenia ciała)/(1+Współczynnik transkonduktancji)

Napięcie progowe CMOS

Iść Próg napięcia = (Napięcie progowe NMOS bez odchylenia ciała+sqrt(1/Współczynnik transkonduktancji)*(Napięcie zasilania+(Napięcie progowe PMOS bez odchylenia ciała)))/(1+sqrt(1/Współczynnik transkonduktancji))

Minimalne napięcie wejściowe CMOS

Iść Minimalne napięcie wejściowe = (Napięcie zasilania+(Napięcie progowe PMOS bez odchylenia ciała)+Współczynnik transkonduktancji*(2*Napięcie wyjściowe+Napięcie progowe NMOS bez odchylenia ciała))/(1+Współczynnik transkonduktancji)

Pojemność obciążenia kaskadowego falownika CMOS

Iść Pojemność obciążenia = Pojemność drenu bramki PMOS+Pojemność drenu bramki NMOS+Opróżnij pojemność zbiorczą PMOS+Opróżnij pojemność zbiorczą NMOS+Pojemność wewnętrzna+Pojemność bramki

Maksymalne napięcie wejściowe obciążenia rezystancyjnego CMOS

Iść Maksymalne napięcie wejściowe obciążenia rezystancyjnego CMOS = Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie))

Energia dostarczana przez zasilacz

Iść Energia dostarczana przez zasilacz = int(Napięcie zasilania*Chwilowy prąd drenu*x,x,0,Interwał ładowania kondensatora)

Średnie opóźnienie propagacji CMOS

Iść Średnie opóźnienie propagacji = (Czas przejścia z wysokiego na niski poziom wyjściowy+Czas przejścia z niskiego na wysoki poziom wyjściowy)/2

Średnie rozproszenie mocy CMOS

Iść Średnie rozproszenie mocy = Pojemność obciążenia*(Napięcie zasilania)^2*Częstotliwość

Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS

Iść Maksymalne napięcie wejściowe = (3*Napięcie zasilania+2*Napięcie progowe NMOS bez odchylenia ciała)/8

Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS

Iść Minimalne napięcie wejściowe = (5*Napięcie zasilania-2*Napięcie progowe NMOS bez odchylenia ciała)/8

Margines szumu dla sygnału CMOS o wysokim sygnale

Iść Margines szumu dla wysokiego sygnału = Maksymalne napięcie wyjściowe-Minimalne napięcie wejściowe

Oscylator pierścieniowy z okresem oscylacji CMOS

Iść Okres oscylacji = 2*Liczba stopni oscylatora pierścieniowego*Średnie opóźnienie propagacji

Współczynnik transkonduktancji CMOS

Iść Współczynnik transkonduktancji = Transkonduktancja NMOS/Transkonduktancja PMOS

Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS Formułę

Minimalne napięcie wejściowe = (5*Napięcie zasilania-2*Napięcie progowe NMOS bez odchylenia ciała)/8
V_IH(sym) = (5*V_DD-2*V_T0,n)/8

Dom

BEZPŁATNY pliki PDF

🔍 Szukaj

Kategorie

Dzielić

Let Others Know

✖

Facebook

Twitter

Copied!