Tempo de abertura para entrada descendente Calculadora

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✖O Tempo de Configuração na Lógica Baixa é definido como o tempo de configuração quando a lógica cai para a entrada baixa ou 0.ⓘ Tempo de configuração em baixa lógica [T_setup0]			+10% -10%
✖A lógica Hold Time at High é definida como o tempo de espera durante a entrada quando a lógica vai para 1 ou saída alta.ⓘ Tempo de espera em High Logic [T_hold1]			+10% -10%

✖O tempo de abertura para entrada em queda é definido como o tempo durante a entrada quando a lógica cai para 0 ou saída baixa.ⓘ Tempo de abertura para entrada descendente [t_af]

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Fórmula

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Tempo de abertura para entrada descendente

Fórmula

`"t"_{"af"} = "T"_{"setup0"}+"T"_{"hold1"}`

Exemplo

`"11.65ns"="3.75ns"+"7.9ns"`

Calculadora

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Tempo de abertura para entrada descendente Solução

ETAPA 0: Resumo de pré-cálculo

Fórmula Usada

Tempo de abertura para entrada descendente = Tempo de configuração em baixa lógica+Tempo de espera em High Logic
t_af = T_setup0+T_hold1
Esta fórmula usa 3 Variáveis

Variáveis Usadas

Tempo de abertura para entrada descendente - (Medido em Segundo) - O tempo de abertura para entrada em queda é definido como o tempo durante a entrada quando a lógica cai para 0 ou saída baixa.
Tempo de configuração em baixa lógica - (Medido em Segundo) - O Tempo de Configuração na Lógica Baixa é definido como o tempo de configuração quando a lógica cai para a entrada baixa ou 0.
Tempo de espera em High Logic - (Medido em Segundo) - A lógica Hold Time at High é definida como o tempo de espera durante a entrada quando a lógica vai para 1 ou saída alta.

ETAPA 1: Converter entrada (s) em unidade de base

Tempo de configuração em baixa lógica: 3.75 Nanossegundo --> 3.75E-09 Segundo (Verifique a conversão aqui)
Tempo de espera em High Logic: 7.9 Nanossegundo --> 7.9E-09 Segundo (Verifique a conversão aqui)

ETAPA 2: Avalie a Fórmula

Substituindo valores de entrada na fórmula

t_af = T_setup0+T_hold1 --> 3.75E-09+7.9E-09

Avaliando ... ...

t_af = 1.165E-08

PASSO 3: Converta o Resultado em Unidade de Saída

1.165E-08 Segundo -->11.65 Nanossegundo (Verifique a conversão aqui)

RESPOSTA FINAL

11.65 Nanossegundo <-- Tempo de abertura para entrada descendente

(Cálculo concluído em 00.020 segundos)

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Créditos

Criado por Shobhit Dimri

Instituto de Tecnologia Bipin Tripathi Kumaon (BTKIT), Dwarahat

Shobhit Dimri criou esta calculadora e mais 900+ calculadoras!

Verificado por Urvi Rathod

Vishwakarma Government Engineering College (VGEC), Ahmedabad

Urvi Rathod verificou esta calculadora e mais 1900+ calculadoras!

< 17 Características de tempo CMOS Calculadoras

Porta NAND de tensão XOR

Vai Tensão XOR Nand Gate = (Capacitância 2*Tensão do Coletor Base)/(Capacitância 1+Capacitância 2)

Tempo de abertura para entrada descendente

Vai Tempo de abertura para entrada descendente = Tempo de configuração em baixa lógica+Tempo de espera em High Logic

Tempo de configuração na lógica baixa

Vai Tempo de configuração em baixa lógica = Tempo de abertura para entrada descendente-Tempo de espera em High Logic

Tempo de espera na lógica alta

Vai Tempo de espera em High Logic = Tempo de abertura para entrada descendente-Tempo de configuração em baixa lógica

Tempo de abertura para entrada crescente

Vai Tempo de abertura para entrada crescente = Tempo de configuração em High Logic+Tempo de espera em baixa lógica

Tempo de Configuração em Alta Lógica

Vai Tempo de configuração em High Logic = Tempo de abertura para entrada crescente-Tempo de espera em baixa lógica

Tempo de espera na lógica baixa

Vai Tempo de espera em baixa lógica = Tempo de abertura para entrada crescente-Tempo de configuração em High Logic

Fase XOR Fase do detector com referência à corrente do detector

Vai Fase do detector de fase XOR = Corrente do detector de fase XOR/Tensão Média do Detector de Fase XOR

Tensão Média do Detector de Fase

Vai Tensão Média do Detector de Fase XOR = Corrente do detector de fase XOR/Fase do detector de fase XOR

Corrente do detector de fase XOR

Vai Corrente do detector de fase XOR = Fase do detector de fase XOR*Tensão Média do Detector de Fase XOR

Tensão do Detector de Fase XOR

Vai Tensão do Detector de Fase XOR = Fase do detector de fase XOR*Tensão Média do Detector de Fase XOR

Fase do detector de fase XOR

Vai Fase do detector de fase XOR = Tensão do Detector de Fase XOR/Tensão Média do Detector de Fase XOR

Tensão de deslocamento de sinal pequeno

Vai Tensão de deslocamento de sinal pequeno = Tensão inicial do nó-Tensão metaestável

Tensão Inicial do Nó A

Vai Tensão inicial do nó = Tensão metaestável+Tensão de deslocamento de sinal pequeno

Tensão Metaestável

Vai Tensão metaestável = Tensão inicial do nó-Tensão de deslocamento de sinal pequeno

Probabilidade de falha do sincronizador

Vai Probabilidade de falha do sincronizador = 1/MTBF aceitável

MTBF aceitável

Vai MTBF aceitável = 1/Probabilidade de falha do sincronizador

Tempo de abertura para entrada descendente Fórmula

Tempo de abertura para entrada descendente = Tempo de configuração em baixa lógica+Tempo de espera em High Logic
t_af = T_setup0+T_hold1

Qual é a função das células tie-high e tie-low?

Tie-high e tie-low são usados para conectar os transistores do portão usando a energia ou o solo. Quando os portões são conectados usando a energia ou o solo, eles podem ser desligados e ligados devido ao ressalto de energia do solo.

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