ग्रे सेलमधील AND-OR गेटचा विलंब कॅल्क्युलेटर

✖गंभीर मार्ग विलंब म्हणजे शिफ्टर, कंडिशनल कॉम्प्लिमेंटर (वजाबाकीसाठी), अॅडर आणि रजिस्टरच्या विलंबांची बेरीज आहे.ⓘ गंभीर मार्ग विलंब [T_delay]			+10% -10%
✖एकूण प्रसार विलंब हा सामान्यत: लॉजिक गेट्समधील उदय वेळ किंवा पडण्याच्या वेळेस संदर्भित करतो. इनपुट स्थितीतील बदलाच्या आधारे लॉजिक गेटला त्याची आउटपुट स्थिती बदलण्यासाठी हा वेळ लागतो.ⓘ एकूण प्रसार विलंब [t_pd]			+10% -10%
✖XOR गेट विलंब XOR च्या गेट्समध्ये 2 चा विलंब म्हणून परिभाषित केला जातो, कारण ते खरोखर AND आणि OR च्या संयोजनाने बनलेले असतात.ⓘ XOR गेट विलंब [t_XOR]			+10% -10%
✖क्रिटिकल पाथवरील गेट्सची व्याख्या CMOS मध्ये एका चक्राच्या वेळी आवश्यक असलेल्या लॉजिक गेटची एकूण संख्या म्हणून केली जाते.ⓘ गेट्स ऑन क्रिटिकल पाथ [N_gates]			+10% -10%

✖ग्रे सेलमधील AND OR गेटचा विलंब AND/OR गेट मधील संगणकीय वेळेत तर्कशास्त्र पार पाडताना होणारा विलंब म्हणून परिभाषित केला जातो.ⓘ ग्रे सेलमधील AND-OR गेटचा विलंब [t_AO]

⎘ कॉपी

👎

सुत्र

✖

ग्रे सेलमधील AND-OR गेटचा विलंब

सुत्र

`"t"_{"AO"} = ("T"_{"delay"}-"t"_{"pd"}-"t"_{"XOR"})/("N"_{"gates"}-1)`

उदाहरण

`"21.88889ns"=("300ns"-"71ns"-"32ns")/("10"-1)`

कॅल्क्युलेटर

LaTeX

रीसेट करा

👍

डाउनलोड करा CMOS विलंब वैशिष्ट्ये सूत्रे PDF PDF Image

ग्रे सेलमधील AND-OR गेटचा विलंब उपाय

चरण 0: पूर्व-गणन सारांश

फॉर्म्युला वापरले जाते

AND OR गेटचा विलंब = (गंभीर मार्ग विलंब-एकूण प्रसार विलंब-XOR गेट विलंब)/(गेट्स ऑन क्रिटिकल पाथ-1)
t_AO = (T_delay-t_pd-t_XOR)/(N_gates-1)
हे सूत्र 5 व्हेरिएबल्स वापरते

व्हेरिएबल्स वापरलेले

AND OR गेटचा विलंब - (मध्ये मोजली दुसरा) - ग्रे सेलमधील AND OR गेटचा विलंब AND/OR गेट मधील संगणकीय वेळेत तर्कशास्त्र पार पाडताना होणारा विलंब म्हणून परिभाषित केला जातो.
गंभीर मार्ग विलंब - (मध्ये मोजली दुसरा) - गंभीर मार्ग विलंब म्हणजे शिफ्टर, कंडिशनल कॉम्प्लिमेंटर (वजाबाकीसाठी), अॅडर आणि रजिस्टरच्या विलंबांची बेरीज आहे.
एकूण प्रसार विलंब - (मध्ये मोजली दुसरा) - एकूण प्रसार विलंब हा सामान्यत: लॉजिक गेट्समधील उदय वेळ किंवा पडण्याच्या वेळेस संदर्भित करतो. इनपुट स्थितीतील बदलाच्या आधारे लॉजिक गेटला त्याची आउटपुट स्थिती बदलण्यासाठी हा वेळ लागतो.
XOR गेट विलंब - (मध्ये मोजली दुसरा) - XOR गेट विलंब XOR च्या गेट्समध्ये 2 चा विलंब म्हणून परिभाषित केला जातो, कारण ते खरोखर AND आणि OR च्या संयोजनाने बनलेले असतात.
गेट्स ऑन क्रिटिकल पाथ - क्रिटिकल पाथवरील गेट्सची व्याख्या CMOS मध्ये एका चक्राच्या वेळी आवश्यक असलेल्या लॉजिक गेटची एकूण संख्या म्हणून केली जाते.

चरण 1: इनपुट ला बेस युनिटमध्ये रूपांतरित करा

गंभीर मार्ग विलंब: 300 नॅनोसेकंद --> 3E-07 दुसरा (रूपांतरण तपासा येथे)
एकूण प्रसार विलंब: 71 नॅनोसेकंद --> 7.1E-08 दुसरा (रूपांतरण तपासा येथे)
XOR गेट विलंब: 32 नॅनोसेकंद --> 3.2E-08 दुसरा (रूपांतरण तपासा येथे)
गेट्स ऑन क्रिटिकल पाथ: 10 --> कोणतेही रूपांतरण आवश्यक नाही

चरण 2: फॉर्म्युलाचे मूल्यांकन करा

फॉर्म्युलामध्ये इनपुट व्हॅल्यूजची स्थापना करणे

t_AO = (T_delay-t_pd-t_XOR)/(N_gates-1) --> (3E-07-7.1E-08-3.2E-08)/(10-1)

मूल्यांकन करत आहे ... ...

t_AO = 2.18888888888889E-08

चरण 3: निकाल आउटपुटच्या युनिटमध्ये रूपांतरित करा

2.18888888888889E-08 दुसरा -->21.8888888888889 नॅनोसेकंद (रूपांतरण तपासा येथे)

अंतिम उत्तर

21.8888888888889 ≈ 21.88889 नॅनोसेकंद <-- AND OR गेटचा विलंब

(गणना 00.004 सेकंदात पूर्ण झाली)

आपण येथे आहात -

होम » अभियांत्रिकी » इलेक्ट्रॉनिक्स » CMOS डिझाइन आणि अनुप्रयोग » CMOS विलंब वैशिष्ट्ये » ग्रे सेलमधील AND-OR गेटचा विलंब

जमा

ने निर्मित शोभित दिमरी

बिपिन त्रिपाठी कुमाऊँ तंत्रज्ञान तंत्रज्ञान (बीटीकेआयटी), द्वाराहाट

शोभित दिमरी यांनी हे कॅल्क्युलेटर आणि 900+ अधिक कॅल्क्युलेटर तयार केले आहेत!

द्वारे सत्यापित उर्वी राठोड

विश्वकर्मा शासकीय अभियांत्रिकी महाविद्यालय (व्हीजीईसी), अहमदाबाद

उर्वी राठोड यानी हे कॅल्क्युलेटर आणि 1900+ अधिक कॅल्क्युलेटर सत्यापित केले आहेत।

< 13 CMOS विलंब वैशिष्ट्ये कॅल्क्युलेटर

विलंब उदय

जा विलंब उदय = आंतरिक उदय विलंब+(प्रतिकार वाढवा*विलंब क्षमता)+(उतार वाढ*विलंब मागील)

ग्रे सेलमधील AND-OR गेटचा विलंब

जा AND OR गेटचा विलंब = (गंभीर मार्ग विलंब-एकूण प्रसार विलंब-XOR गेट विलंब)/(गेट्स ऑन क्रिटिकल पाथ-1)

1-बिट प्रोपेगेट गेट्सचा विलंब

जा एकूण प्रसार विलंब = गंभीर मार्ग विलंब-((गेट्स ऑन क्रिटिकल पाथ-1)*AND OR गेटचा विलंब+XOR गेट विलंब)

सर्किट मध्ये प्रसार विलंब

जा सर्किट प्रसार विलंब = (प्रसार विलंब उच्च ते निम्न+प्रसार विलंब कमी ते उच्च)/2

परजीवी क्षमतेशिवाय प्रसार विलंब

जा प्रसार विलंब Capaitance = सर्किट प्रसार विलंब/सामान्यीकृत विलंब

सामान्यीकृत विलंब

जा सामान्यीकृत विलंब = एकूण प्रसार विलंब/प्रसार विलंब Capaitance

प्रसार विलंब

जा एकूण प्रसार विलंब = सामान्यीकृत विलंब*प्रसार विलंब Capaitance

व्होल्टेज-नियंत्रित विलंब लाइन

जा व्होल्टेज-नियंत्रित विलंब लाइन = लहान विचलन विलंब/VCDL लाभ

लहान विचलन विलंब

जा लहान विचलन विलंब = VCDL लाभ*व्होल्टेज-नियंत्रित विलंब लाइन

VCDL लाभ

जा VCDL लाभ = लहान विचलन विलंब/व्होल्टेज-नियंत्रित विलंब लाइन

एज रेट

जा एज रेट = (उठण्याची वेळ+गडी बाद होण्याचा क्रम)/2

गडी बाद होण्याचा क्रम

जा गडी बाद होण्याचा क्रम = 2*एज रेट-उठण्याची वेळ

उठण्याची वेळ

जा उठण्याची वेळ = 2*एज रेट-गडी बाद होण्याचा क्रम

ग्रे सेलमधील AND-OR गेटचा विलंब सुत्र

AND OR गेटचा विलंब = (गंभीर मार्ग विलंब-एकूण प्रसार विलंब-XOR गेट विलंब)/(गेट्स ऑन क्रिटिकल पाथ-1)
t_AO = (T_delay-t_pd-t_XOR)/(N_gates-1)

PG Carry-Ripple Addition चे स्पष्टीकरण द्या

कॅरी-रिपल अॅडरचा गंभीर मार्ग कॅरी-इनपासून कॅरी-आउटपर्यंत कॅरी चेन बहुसंख्य गेट्सच्या बाजूने जातो. कॅरी येईपर्यंत P आणि G सिग्नल आधीच स्थिर झालेले असल्यामुळे, आम्ही AND-OR गेटमध्ये बहुसंख्य कार्य सुलभ करण्यासाठी त्यांचा वापर करू शकतो. कारण Ci = Gi:0, कॅरी-रिपल अॅडिशनला आता ग्रुप पीजी लॉजिकचे अत्यंत केस म्हणून पाहिले जाऊ शकते ज्यामध्ये 1-बिट ग्रुपला आय-बिट ग्रुपसोबत एकत्र करून (i 1)-बिट ग्रुप बनवला जातो. या टोकामध्ये, समूह प्रसार सिग्नल कधीही वापरले जात नाहीत आणि त्यांची गणना करण्याची आवश्यकता नाही. आकृती 11.14 4-बिट कॅरी-रिपल अॅडर दाखवते. गंभीर वाहून जाण्याचा मार्ग आता बहुसंख्य गेट्सच्या साखळीऐवजी AND-OR गेट्सच्या साखळीतून पुढे जातो

होम

फुकट पीडीएफ

🔍 शोधा

श्रेण्या

Let Others Know

✖

Facebook

Twitter

Copied!