एज रेट उपाय

चरण 0: पूर्व-गणन सारांश
फॉर्म्युला वापरले जाते
एज रेट = (उठण्याची वेळ+गडी बाद होण्याचा क्रम)/2
te = (tr+tf)/2
हे सूत्र 3 व्हेरिएबल्स वापरते
व्हेरिएबल्स वापरलेले
एज रेट - (मध्ये मोजली दुसरा) - एज रेट हे वाढीच्या वेळेचे आणि पडण्याच्या वेळेचे गुणोत्तर म्हणून परिभाषित केले आहे.
उठण्याची वेळ - (मध्ये मोजली दुसरा) - CMOS उपकरणांमध्ये पल्स स्थिर मूल्याच्या 10 टक्क्यांवरून 90 टक्क्यांपर्यंत वाढण्यासाठी लागणारा वेळ म्हणून राइज टाइमची व्याख्या केली जाते.
गडी बाद होण्याचा क्रम - (मध्ये मोजली दुसरा) - फॉल टाइम म्हणजे वेव्हफॉर्मसाठी त्याच्या स्थिर-स्थिती मूल्याच्या 80% ते 20% पर्यंत घसरण्याची वेळ.
चरण 1: इनपुट ला बेस युनिटमध्ये रूपांतरित करा
उठण्याची वेळ: 2.8 नॅनोसेकंद --> 2.8E-09 दुसरा (रूपांतरण तपासा ​येथे)
गडी बाद होण्याचा क्रम: 9.2 नॅनोसेकंद --> 9.2E-09 दुसरा (रूपांतरण तपासा ​येथे)
चरण 2: फॉर्म्युलाचे मूल्यांकन करा
फॉर्म्युलामध्ये इनपुट व्हॅल्यूजची स्थापना करणे
te = (tr+tf)/2 --> (2.8E-09+9.2E-09)/2
मूल्यांकन करत आहे ... ...
te = 6E-09
चरण 3: निकाल आउटपुटच्या युनिटमध्ये रूपांतरित करा
6E-09 दुसरा -->6 नॅनोसेकंद (रूपांतरण तपासा ​येथे)
अंतिम उत्तर
6 नॅनोसेकंद <-- एज रेट
(गणना 00.004 सेकंदात पूर्ण झाली)

जमा

Creator Image
ने निर्मित शोभित दिमरी
बिपिन त्रिपाठी कुमाऊँ तंत्रज्ञान तंत्रज्ञान (बीटीकेआयटी), द्वाराहाट
शोभित दिमरी यांनी हे कॅल्क्युलेटर आणि 900+ अधिक कॅल्क्युलेटर तयार केले आहेत!
Verifier Image
द्वारे सत्यापित उर्वी राठोड
विश्वकर्मा शासकीय अभियांत्रिकी महाविद्यालय (व्हीजीईसी), अहमदाबाद
उर्वी राठोड यानी हे कॅल्क्युलेटर आणि 1900+ अधिक कॅल्क्युलेटर सत्यापित केले आहेत।

13 CMOS विलंब वैशिष्ट्ये कॅल्क्युलेटर

विलंब उदय
​ जा विलंब उदय = आंतरिक उदय विलंब+(प्रतिकार वाढवा*विलंब क्षमता)+(उतार वाढ*विलंब मागील)
ग्रे सेलमधील AND-OR गेटचा विलंब
​ जा AND OR गेटचा विलंब = (गंभीर मार्ग विलंब-एकूण प्रसार विलंब-XOR गेट विलंब)/(गेट्स ऑन क्रिटिकल पाथ-1)
1-बिट प्रोपेगेट गेट्सचा विलंब
​ जा एकूण प्रसार विलंब = गंभीर मार्ग विलंब-((गेट्स ऑन क्रिटिकल पाथ-1)*AND OR गेटचा विलंब+XOR गेट विलंब)
सर्किट मध्ये प्रसार विलंब
​ जा सर्किट प्रसार विलंब = (प्रसार विलंब उच्च ते निम्न+प्रसार विलंब कमी ते उच्च)/2
परजीवी क्षमतेशिवाय प्रसार विलंब
​ जा प्रसार विलंब Capaitance = सर्किट प्रसार विलंब/सामान्यीकृत विलंब
सामान्यीकृत विलंब
​ जा सामान्यीकृत विलंब = एकूण प्रसार विलंब/प्रसार विलंब Capaitance
प्रसार विलंब
​ जा एकूण प्रसार विलंब = सामान्यीकृत विलंब*प्रसार विलंब Capaitance
व्होल्टेज-नियंत्रित विलंब लाइन
​ जा व्होल्टेज-नियंत्रित विलंब लाइन = लहान विचलन विलंब/VCDL लाभ
लहान विचलन विलंब
​ जा लहान विचलन विलंब = VCDL लाभ*व्होल्टेज-नियंत्रित विलंब लाइन
VCDL लाभ
​ जा VCDL लाभ = लहान विचलन विलंब/व्होल्टेज-नियंत्रित विलंब लाइन
एज रेट
​ जा एज रेट = (उठण्याची वेळ+गडी बाद होण्याचा क्रम)/2
गडी बाद होण्याचा क्रम
​ जा गडी बाद होण्याचा क्रम = 2*एज रेट-उठण्याची वेळ
उठण्याची वेळ
​ जा उठण्याची वेळ = 2*एज रेट-गडी बाद होण्याचा क्रम

एज रेट सुत्र

एज रेट = (उठण्याची वेळ+गडी बाद होण्याचा क्रम)/2
te = (tr+tf)/2

इन्व्हर्टरचे आकार बदलण्याचे स्पष्टीकरण?

डिजिटल सर्किट डिझाइनमध्ये इन्व्हर्टरचा आकार बदलणे म्हणजे इन्व्हर्टर सर्किटमधील ट्रान्झिस्टरचे योग्य परिमाण (रुंदी आणि लांबी) निर्धारित करणे होय. डिजिटल सर्किट्समध्ये इन्व्हर्टर हा मूलभूत बिल्डिंग ब्लॉक आहे, आणि त्याचा आकार सर्किटच्या कार्यक्षमतेच्या विविध पैलूंचे निर्धारण करण्यात महत्त्वपूर्ण भूमिका बजावते, ज्यात वेग, वीज वापर आणि आवाज मार्जिन यांचा समावेश होतो.

Let Others Know
Facebook
Twitter
Reddit
LinkedIn
Email
WhatsApp
Copied!