Insteltijd bij High Logic Rekenmachine

↳

Elektronica

Chemische technologie

Civiel

Elektrisch

Elektronica en instrumentatie

Materiaal kunde

Mechanisch

Productie Engineering

⤿

CMOS-tijdkenmerken

Array Datapath-subsysteem

CMOS-omvormers

CMOS-ontwerpkenmerken

CMOS-subsysteem voor speciale doeleinden

CMOS-vermogensstatistieken

Kenmerken van CMOS-circuits

Kenmerken van CMOS-vertraging

✖Diafragmatijd voor stijgende invoer wordt gedefinieerd als de tijd tijdens de invoer waarop de logica stijgt naar 1 of een hoge uitvoer.ⓘ Diafragmatijd voor stijgende invoer [t_ar]			+10% -10%
✖Hold Time at Low-logica wordt gedefinieerd als de houdtijd waarop logica of uitvoer naar laag of 0 daalt.ⓘ Houdtijd bij lage logica [T_hold0]			+10% -10%

✖Insteltijd bij hoge logica wordt gedefinieerd als de insteltijd wanneer de logica op hoge output staat.ⓘ Insteltijd bij High Logic [T_setup1]

⎘ Kopiëren

👎

Formule

✖

Insteltijd bij High Logic

Formule

`"T"_{"setup1"} = "t"_{"ar"}-"T"_{"hold0"}`

Voorbeeld

`"5ns"="14ns"-"9ns"`

Rekenmachine

LaTeX

Reset

👍

Downloaden CMOS-tijdkenmerken Formules Pdf PDF Image

Insteltijd bij High Logic Oplossing

STAP 0: Samenvatting voorberekening

Formule gebruikt

Insteltijd bij hoge logica = Diafragmatijd voor stijgende invoer-Houdtijd bij lage logica
T_setup1 = t_ar-T_hold0
Deze formule gebruikt 3 Variabelen

Variabelen gebruikt

Insteltijd bij hoge logica - (Gemeten in Seconde) - Insteltijd bij hoge logica wordt gedefinieerd als de insteltijd wanneer de logica op hoge output staat.
Diafragmatijd voor stijgende invoer - (Gemeten in Seconde) - Diafragmatijd voor stijgende invoer wordt gedefinieerd als de tijd tijdens de invoer waarop de logica stijgt naar 1 of een hoge uitvoer.
Houdtijd bij lage logica - (Gemeten in Seconde) - Hold Time at Low-logica wordt gedefinieerd als de houdtijd waarop logica of uitvoer naar laag of 0 daalt.

STAP 1: converteer ingang (en) naar basiseenheid

Diafragmatijd voor stijgende invoer: 14 nanoseconde --> 1.4E-08 Seconde (Bekijk de conversie hier)
Houdtijd bij lage logica: 9 nanoseconde --> 9E-09 Seconde (Bekijk de conversie hier)

STAP 2: Evalueer de formule

Invoerwaarden in formule vervangen

T_setup1 = t_ar-T_hold0 --> 1.4E-08-9E-09

Evalueren ... ...

T_setup1 = 5E-09

STAP 3: converteer het resultaat naar de eenheid van de uitvoer

5E-09 Seconde -->5 nanoseconde (Bekijk de conversie hier)

DEFINITIEVE ANTWOORD

5 nanoseconde <-- Insteltijd bij hoge logica

(Berekening voltooid in 00.020 seconden)

Je bevindt je hier -

Huis » Engineering » Elektronica » CMOS-ontwerp en toepassingen » CMOS-tijdkenmerken » Insteltijd bij High Logic

Credits

Gemaakt door Shobhit Dimri

Bipin Tripathi Kumaon Institute of Technology (BTKIT), Dwarahat

Shobhit Dimri heeft deze rekenmachine gemaakt en nog 900+ meer rekenmachines!

Geverifieërd door Urvi Rathod

Vishwakarma Government Engineering College (VGEC), Ahmedabad

Urvi Rathod heeft deze rekenmachine geverifieerd en nog 1900+ rekenmachines!

< 17 CMOS-tijdkenmerken Rekenmachines

XOR-spanning NAND-poort

Gaan XOR-spanning Nand Gate = (Capaciteit 2*Basiscollectorspanning)/(Capaciteit 1+Capaciteit 2)

Diafragmatijd voor dalende invoer

Gaan Diafragmatijd voor dalende invoer = Insteltijd bij lage logica+Houd tijd vast op hoge logica

Installatietijd bij lage logica

Gaan Insteltijd bij lage logica = Diafragmatijd voor dalende invoer-Houd tijd vast op hoge logica

Houd tijd vast bij hoge logica

Gaan Houd tijd vast op hoge logica = Diafragmatijd voor dalende invoer-Insteltijd bij lage logica

Houd de tijd vast op een lage logica

Gaan Houdtijd bij lage logica = Diafragmatijd voor stijgende invoer-Insteltijd bij hoge logica

Diafragmatijd voor stijgende invoer

Gaan Diafragmatijd voor stijgende invoer = Insteltijd bij hoge logica+Houdtijd bij lage logica

Insteltijd bij High Logic

Gaan Insteltijd bij hoge logica = Diafragmatijd voor stijgende invoer-Houdtijd bij lage logica

XOR-fasedetectorspanning

Gaan XOR-fasedetectorspanning = XOR-fasedetectorfase*XOR-fasedetector Gemiddelde spanning

XOR-fasedetectorfase

Gaan XOR-fasedetectorfase = XOR-fasedetectorspanning/XOR-fasedetector Gemiddelde spanning

XOR-fasedetectorfase met verwijzing naar detectorstroom

Gaan XOR-fasedetectorfase = XOR-fasedetectorstroom/XOR-fasedetector Gemiddelde spanning

Fasedetector Gemiddelde spanning

Gaan XOR-fasedetector Gemiddelde spanning = XOR-fasedetectorstroom/XOR-fasedetectorfase

XOR Phase Detector Current

Gaan XOR-fasedetectorstroom = XOR-fasedetectorfase*XOR-fasedetector Gemiddelde spanning

Beginspanning van knooppunt A

Gaan Initiële knooppuntspanning = Metastabiele spanning+Kleine signaaloffsetspanning

Kleine signaaloffsetspanning

Gaan Kleine signaaloffsetspanning = Initiële knooppuntspanning-Metastabiele spanning

Metastabiele spanning

Gaan Metastabiele spanning = Initiële knooppuntspanning-Kleine signaaloffsetspanning

Waarschijnlijkheid van synchronisatiestoring

Gaan Waarschijnlijkheid van synchronisatiestoring = 1/Acceptabele MTBF

Aanvaardbare MTBF

Gaan Acceptabele MTBF = 1/Waarschijnlijkheid van synchronisatiestoring

Insteltijd bij High Logic Formule

Insteltijd bij hoge logica = Diafragmatijd voor stijgende invoer-Houdtijd bij lage logica
T_setup1 = t_ar-T_hold0

Wat zijn insteltijden tsetup0 en tsetup1?

Over het algemeen zullen de vertragingen verschillen voor invoer van 0 en 1. De insteltijden tsetup0 en tsetup1 zijn de tijden dat D respectievelijk vóór de klok moet dalen of stijgen, zodat de gegevens correct worden vastgelegd met zo min mogelijk tDQ.

Huis

VRIJ PDF's

🔍 Zoeken

Categorieën

Let Others Know

✖

Facebook

Twitter

Copied!