Czas konfiguracji w stanie High Logic Rozwiązanie

KROK 0: Podsumowanie wstępnych obliczeń
Formułę używana
Czas konfiguracji przy wysokiej logice = Czas przysłony dla rosnącego sygnału wejściowego-Czas utrzymywania przy niskiej logice
Tsetup1 = tar-Thold0
Ta formuła używa 3 Zmienne
Używane zmienne
Czas konfiguracji przy wysokiej logice - (Mierzone w Drugi) - Czas konfiguracji przy wysokim poziomie logiki jest zdefiniowany jako czas konfiguracji, gdy logika jest na wysokim wyjściu.
Czas przysłony dla rosnącego sygnału wejściowego - (Mierzone w Drugi) - Czas apertury dla narastającego wejścia definiuje się jako czas na wejściu, gdy stan logiczny wzrasta do 1 lub do wysokiego poziomu na wyjściu.
Czas utrzymywania przy niskiej logice - (Mierzone w Drugi) - Czas wstrzymania przy niskim poziomie logicznym definiuje się jako czas wstrzymania, w którym stan logiczny lub sygnał wyjściowy spada do poziomu niskiego lub 0.
KROK 1: Zamień wejście (a) na jednostkę bazową
Czas przysłony dla rosnącego sygnału wejściowego: 14 Nanosekunda --> 1.4E-08 Drugi (Sprawdź konwersję tutaj)
Czas utrzymywania przy niskiej logice: 9 Nanosekunda --> 9E-09 Drugi (Sprawdź konwersję tutaj)
KROK 2: Oceń formułę
Zastępowanie wartości wejściowych we wzorze
Tsetup1 = tar-Thold0 --> 1.4E-08-9E-09
Ocenianie ... ...
Tsetup1 = 5E-09
KROK 3: Konwertuj wynik na jednostkę wyjścia
5E-09 Drugi -->5 Nanosekunda (Sprawdź konwersję tutaj)
OSTATNIA ODPOWIEDŹ
5 Nanosekunda <-- Czas konfiguracji przy wysokiej logice
(Obliczenie zakończone za 00.020 sekund)

Kredyty

Stworzone przez Shobhit Dimri
Bipin Tripathi Kumaon Institute of Technology (BTKIT), Dwarahat
Shobhit Dimri utworzył ten kalkulator i 900+ więcej kalkulatorów!
Zweryfikowane przez Urvi Rathod
Vishwakarma Government Engineering College (VGEC), Ahmedabad
Urvi Rathod zweryfikował ten kalkulator i 1900+ więcej kalkulatorów!

17 Charakterystyka czasu CMOS Kalkulatory

Bramka NAND napięcia XOR
Iść Bramka napięcia Nanda XOR = (Pojemność 2*Podstawowe napięcie kolektora)/(Pojemność 1+Pojemność 2)
Czas utrzymywania na wysokim poziomie logiki
Iść Czas utrzymywania przy wysokiej logice = Czas przysłony dla opadającego sygnału wejściowego-Czas konfiguracji przy niskiej logice
Czas konfiguracji przy niskiej logice
Iść Czas konfiguracji przy niskiej logice = Czas przysłony dla opadającego sygnału wejściowego-Czas utrzymywania przy wysokiej logice
Czas przysłony dla opadającego sygnału wejściowego
Iść Czas przysłony dla opadającego sygnału wejściowego = Czas konfiguracji przy niskiej logice+Czas utrzymywania przy wysokiej logice
Czas konfiguracji w stanie High Logic
Iść Czas konfiguracji przy wysokiej logice = Czas przysłony dla rosnącego sygnału wejściowego-Czas utrzymywania przy niskiej logice
Czas wstrzymania przy niskiej logice
Iść Czas utrzymywania przy niskiej logice = Czas przysłony dla rosnącego sygnału wejściowego-Czas konfiguracji przy wysokiej logice
Czas przysłony dla rosnącego sygnału wejściowego
Iść Czas przysłony dla rosnącego sygnału wejściowego = Czas konfiguracji przy wysokiej logice+Czas utrzymywania przy niskiej logice
Faza detektora fazy XOR
Iść Faza detektora fazy XOR = Napięcie detektora fazy XOR/Detektor fazy XOR Średnie napięcie
Małe napięcie przesunięcia sygnału
Iść Małe napięcie niezrównoważenia sygnału = Początkowe napięcie węzła-Napięcie metastabilne
Napięcie początkowe węzła A
Iść Początkowe napięcie węzła = Napięcie metastabilne+Małe napięcie niezrównoważenia sygnału
Napięcie detektora fazy XOR
Iść Napięcie detektora fazy XOR = Faza detektora fazy XOR*Detektor fazy XOR Średnie napięcie
Metastabilne napięcie
Iść Napięcie metastabilne = Początkowe napięcie węzła-Małe napięcie niezrównoważenia sygnału
Faza XOR Faza detektora w odniesieniu do prądu detektora
Iść Faza detektora fazy XOR = Prąd detektora fazy XOR/Detektor fazy XOR Średnie napięcie
Średnie napięcie detektora fazy
Iść Detektor fazy XOR Średnie napięcie = Prąd detektora fazy XOR/Faza detektora fazy XOR
Prąd detektora fazy XOR
Iść Prąd detektora fazy XOR = Faza detektora fazy XOR*Detektor fazy XOR Średnie napięcie
Prawdopodobieństwo awarii synchronizatora
Iść Prawdopodobieństwo awarii synchronizatora = 1/Akceptowalny MTBF
Dopuszczalny współczynnik MTBF
Iść Akceptowalny MTBF = 1/Prawdopodobieństwo awarii synchronizatora

Czas konfiguracji w stanie High Logic Formułę

Czas konfiguracji przy wysokiej logice = Czas przysłony dla rosnącego sygnału wejściowego-Czas utrzymywania przy niskiej logice
Tsetup1 = tar-Thold0

Jakie są czasy konfiguracji tsetup0 i tsetup1?

Ogólnie rzecz biorąc, opóźnienia będą się różnić dla wejść 0 i 1. Czasy konfiguracji tsetup0 i tsetup1 to czasy, w których D musi odpowiednio spaść lub wzrosnąć przed zegarem, aby dane zostały prawidłowo przechwycone przy możliwie najmniejszym tDQ.

Let Others Know
Facebook
Twitter
Reddit
LinkedIn
Email
WhatsApp
Copied!