Średnie opóźnienie propagacji CMOS Kalkulator

↳

Elektronika

Cywilny

Elektronika i oprzyrządowanie

Elektryczny

Inżynieria chemiczna

Inżynieria materiałowa

Inżynieria produkcji

Mechaniczny

⤿

Falowniki CMOS

Charakterystyka czasu CMOS

Charakterystyka obwodu CMOS

Charakterystyka opóźnienia CMOS

Charakterystyka projektu CMOS

Podsystem ścieżki danych tablicowych

Podsystem specjalnego przeznaczenia CMOS

Wskaźniki mocy CMOS

✖Czas przejścia z wysokiego na niski na wyjściu definiuje się jako czas wymagany, aby napięcie wyjściowe spadło z Vⓘ Czas przejścia z wysokiego na niski poziom wyjściowy [ζ_PHL]			+10% -10%
✖Czas przejścia stanu wyjściowego z niskiego na wysoki jest zdefiniowany jako czas wymagany do wzrostu napięcia wyjściowego z poziomu VOL do poziomu V50%.ⓘ Czas przejścia z niskiego na wysoki poziom wyjściowy [ζ_PLH]			+10% -10%

✖Średnie opóźnienie propagacji definiuje się jako średni czas wymagany do propagacji sygnału wejściowego przez falownik.ⓘ Średnie opóźnienie propagacji CMOS [ζ_P]

⎘ Kopiuj

👎

Formuła

✖

Średnie opóźnienie propagacji CMOS

Formuła

`"ζ"_{"P"} = ("ζ"_{"PHL"}+"ζ"_{"PLH"})/2`

Przykład

`"0.004236ns"=("0.00229ns"+"0.006182ns")/2`

Kalkulator

LaTeX

Resetowanie

👍

Pobierać Projektowanie i zastosowania CMOS Formułę PDF PDF Image

Średnie opóźnienie propagacji CMOS Rozwiązanie

KROK 0: Podsumowanie wstępnych obliczeń

Formułę używana

Średnie opóźnienie propagacji = (Czas przejścia z wysokiego na niski poziom wyjściowy+Czas przejścia z niskiego na wysoki poziom wyjściowy)/2
ζ_P = (ζ_PHL+ζ_PLH)/2
Ta formuła używa 3 Zmienne

Używane zmienne

Średnie opóźnienie propagacji - (Mierzone w Drugi) - Średnie opóźnienie propagacji definiuje się jako średni czas wymagany do propagacji sygnału wejściowego przez falownik.
Czas przejścia z wysokiego na niski poziom wyjściowy - (Mierzone w Drugi) - Czas przejścia z wysokiego na niski na wyjściu definiuje się jako czas wymagany, aby napięcie wyjściowe spadło z V
Czas przejścia z niskiego na wysoki poziom wyjściowy - (Mierzone w Drugi) - Czas przejścia stanu wyjściowego z niskiego na wysoki jest zdefiniowany jako czas wymagany do wzrostu napięcia wyjściowego z poziomu VOL do poziomu V50%.

KROK 1: Zamień wejście (a) na jednostkę bazową

Czas przejścia z wysokiego na niski poziom wyjściowy: 0.00229 Nanosekunda --> 2.29E-12 Drugi (Sprawdź konwersję tutaj)
Czas przejścia z niskiego na wysoki poziom wyjściowy: 0.006182 Nanosekunda --> 6.182E-12 Drugi (Sprawdź konwersję tutaj)

KROK 2: Oceń formułę

Zastępowanie wartości wejściowych we wzorze

ζ_P = (ζ_PHL+ζ_PLH)/2 --> (2.29E-12+6.182E-12)/2

Ocenianie ... ...

ζ_P = 4.236E-12

KROK 3: Konwertuj wynik na jednostkę wyjścia

4.236E-12 Drugi -->0.004236 Nanosekunda (Sprawdź konwersję tutaj)

OSTATNIA ODPOWIEDŹ

0.004236 Nanosekunda <-- Średnie opóźnienie propagacji

(Obliczenie zakończone za 00.004 sekund)

Jesteś tutaj -

Dom » Inżynieria » Elektronika » Projektowanie i zastosowania CMOS » Falowniki CMOS » Średnie opóźnienie propagacji CMOS

Kredyty

Stworzone przez Priyanka Patel

Lalbhai Dalpatbhai College of Engineering (LDCE), Ahmadabad

Priyanka Patel utworzył ten kalkulator i 25+ więcej kalkulatorów!

Zweryfikowane przez Parminder Singh

Uniwersytet Chandigarh (CU), Pendżab

Parminder Singh zweryfikował ten kalkulator i 500+ więcej kalkulatorów!

< 17 Falowniki CMOS Kalkulatory

Opóźnienie propagacji dla przejścia CMOS z niskiej na wysoką moc wyjściową

Iść Czas przejścia z niskiego na wysoki poziom wyjściowy = (Pojemność obciążenia/(Transkonduktancja PMOS*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))))*(((2*abs(Napięcie progowe PMOS z odchyleniem ciała))/(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała)))+ln((4*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))/Napięcie zasilania)-1))

Minimalne napięcie wyjściowe obciążenia rezystancyjnego CMOS

Iść Minimalne napięcie wyjściowe obciążenia rezystancyjnego = Napięcie zasilania-Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie))-sqrt((Napięcie zasilania-Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie)))^2-(2*Napięcie zasilania/(Transkonduktancja NMOS*Odporność na obciążenie)))

Opóźnienie propagacji dla przejścia CMOS z wysokiego na niski poziom wyjściowy

Iść Czas przejścia z wysokiego na niski poziom wyjściowy = (Pojemność obciążenia/(Transkonduktancja NMOS*(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała)))*((2*Napięcie progowe NMOS z odchyleniem ciała/(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała))+ln((4*(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała)/Napięcie zasilania)-1))

Minimalne napięcie wejściowe obciążenia rezystancyjnego CMOS

Iść Minimalne napięcie wejściowe obciążenia rezystancyjnego = Napięcie progowe zerowego odchylenia+sqrt((8*Napięcie zasilania)/(3*Transkonduktancja NMOS*Odporność na obciążenie))-(1/(Transkonduktancja NMOS*Odporność na obciążenie))

Maksymalne napięcie wejściowe CMOS

Iść Maksymalne napięcie wejściowe CMOS = (2*Napięcie wyjściowe dla maksymalnego wejścia+(Napięcie progowe PMOS bez odchylenia ciała)-Napięcie zasilania+Współczynnik transkonduktancji*Napięcie progowe NMOS bez odchylenia ciała)/(1+Współczynnik transkonduktancji)

Napięcie progowe CMOS

Iść Próg napięcia = (Napięcie progowe NMOS bez odchylenia ciała+sqrt(1/Współczynnik transkonduktancji)*(Napięcie zasilania+(Napięcie progowe PMOS bez odchylenia ciała)))/(1+sqrt(1/Współczynnik transkonduktancji))

Minimalne napięcie wejściowe CMOS

Iść Minimalne napięcie wejściowe = (Napięcie zasilania+(Napięcie progowe PMOS bez odchylenia ciała)+Współczynnik transkonduktancji*(2*Napięcie wyjściowe+Napięcie progowe NMOS bez odchylenia ciała))/(1+Współczynnik transkonduktancji)

Pojemność obciążenia kaskadowego falownika CMOS

Iść Pojemność obciążenia = Pojemność drenu bramki PMOS+Pojemność drenu bramki NMOS+Opróżnij pojemność zbiorczą PMOS+Opróżnij pojemność zbiorczą NMOS+Pojemność wewnętrzna+Pojemność bramki

Maksymalne napięcie wejściowe obciążenia rezystancyjnego CMOS

Iść Maksymalne napięcie wejściowe obciążenia rezystancyjnego CMOS = Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie))

Energia dostarczana przez zasilacz

Iść Energia dostarczana przez zasilacz = int(Napięcie zasilania*Chwilowy prąd drenu*x,x,0,Interwał ładowania kondensatora)

Średnie opóźnienie propagacji CMOS

Iść Średnie opóźnienie propagacji = (Czas przejścia z wysokiego na niski poziom wyjściowy+Czas przejścia z niskiego na wysoki poziom wyjściowy)/2

Średnie rozproszenie mocy CMOS

Iść Średnie rozproszenie mocy = Pojemność obciążenia*(Napięcie zasilania)^2*Częstotliwość

Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS

Iść Maksymalne napięcie wejściowe = (3*Napięcie zasilania+2*Napięcie progowe NMOS bez odchylenia ciała)/8

Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS

Iść Minimalne napięcie wejściowe = (5*Napięcie zasilania-2*Napięcie progowe NMOS bez odchylenia ciała)/8

Margines szumu dla sygnału CMOS o wysokim sygnale

Iść Margines szumu dla wysokiego sygnału = Maksymalne napięcie wyjściowe-Minimalne napięcie wejściowe

Oscylator pierścieniowy z okresem oscylacji CMOS

Iść Okres oscylacji = 2*Liczba stopni oscylatora pierścieniowego*Średnie opóźnienie propagacji

Współczynnik transkonduktancji CMOS

Iść Współczynnik transkonduktancji = Transkonduktancja NMOS/Transkonduktancja PMOS

Średnie opóźnienie propagacji CMOS Formułę

Średnie opóźnienie propagacji = (Czas przejścia z wysokiego na niski poziom wyjściowy+Czas przejścia z niskiego na wysoki poziom wyjściowy)/2
ζ_P = (ζ_PHL+ζ_PLH)/2

Dom

BEZPŁATNY pliki PDF

🔍 Szukaj

Kategorie

Dzielić

Let Others Know

✖

Facebook

Twitter

Copied!