Retard du multiplexeur Calculatrice

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Sous-système de chemin de données de tableau

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Sous-système CMOS à usage spécial

✖Carry-Skip Adder Delay Le chemin critique des CPA considérés jusqu'à présent implique une porte ou un transistor pour chaque bit de l'additionneur, ce qui peut être lent pour les grands additionneurs.ⓘ Délai de l'additionneur de saut de retenue [T_skip]			+10% -10%
✖Le délai de propagation fait généralement référence au temps de montée ou de descente des portes logiques. C'est le temps qu'il faut à une porte logique pour changer son état de sortie en fonction d'un changement de l'état d'entrée.ⓘ Délai de propagation [t_pg]			+10% -10%
✖La porte ET à N entrées est définie comme le nombre d’entrées dans la porte logique ET pour la sortie souhaitée.ⓘ Porte ET à entrée N [n]			+10% -10%
✖Le délai de la porte ET-OU dans la cellule grise est défini comme le retard du temps de calcul dans la porte ET/OU lorsque la logique la traverse.ⓘ Délai de porte ET-OU [T_ao]			+10% -10%
✖XOR Delay est le délai de propagation de la porte XOR.ⓘ Délai XOR [T_xor]			+10% -10%
✖La porte ET à entrée K est définie comme la kième entrée de la porte ET parmi les portes logiques.ⓘ Entrée K ET Porte [K]			+10% -10%

✖Le délai du multiplexeur est le délai de propagation du multiplexeur. Il présente un nombre minimum de pmos et de nmos, un délai minimum et une dissipation de puissance minimale.ⓘ Retard du multiplexeur [t_mux]

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Formule

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Retard du multiplexeur

Formule

`"t"_{"mux"} = ("T"_{"skip"}-("t"_{"pg"}+(2*("n"-1)*"T"_{"ao"})-"T"_{"xor"}))/("K"-1)`

Exemple

`"3.946667ns"=("34.3ns"-("8.01ns"+(2*("2"-1)*"2.05ns")-"1.49ns"))/("7"-1)`

Calculatrice

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Retard du multiplexeur Solution

ÉTAPE 0: Résumé du pré-calcul

Formule utilisée

Retard du multiplexeur = (Délai de l'additionneur de saut de retenue-(Délai de propagation+(2*(Porte ET à entrée N-1)*Délai de porte ET-OU)-Délai XOR))/(Entrée K ET Porte-1)
t_mux = (T_skip-(t_pg+(2*(n-1)*T_ao)-T_xor))/(K-1)
Cette formule utilise 7 Variables

Variables utilisées

Retard du multiplexeur - (Mesuré en Deuxième) - Le délai du multiplexeur est le délai de propagation du multiplexeur. Il présente un nombre minimum de pmos et de nmos, un délai minimum et une dissipation de puissance minimale.
Délai de l'additionneur de saut de retenue - (Mesuré en Deuxième) - Carry-Skip Adder Delay Le chemin critique des CPA considérés jusqu'à présent implique une porte ou un transistor pour chaque bit de l'additionneur, ce qui peut être lent pour les grands additionneurs.
Délai de propagation - (Mesuré en Deuxième) - Le délai de propagation fait généralement référence au temps de montée ou de descente des portes logiques. C'est le temps qu'il faut à une porte logique pour changer son état de sortie en fonction d'un changement de l'état d'entrée.
Porte ET à entrée N - La porte ET à N entrées est définie comme le nombre d’entrées dans la porte logique ET pour la sortie souhaitée.
Délai de porte ET-OU - (Mesuré en Deuxième) - Le délai de la porte ET-OU dans la cellule grise est défini comme le retard du temps de calcul dans la porte ET/OU lorsque la logique la traverse.
Délai XOR - (Mesuré en Deuxième) - XOR Delay est le délai de propagation de la porte XOR.
Entrée K ET Porte - La porte ET à entrée K est définie comme la kième entrée de la porte ET parmi les portes logiques.

ÉTAPE 1: Convertir les entrées en unité de base

Délai de l'additionneur de saut de retenue: 34.3 Nanoseconde --> 3.43E-08 Deuxième (Vérifiez la conversion ici)
Délai de propagation: 8.01 Nanoseconde --> 8.01E-09 Deuxième (Vérifiez la conversion ici)
Porte ET à entrée N: 2 --> Aucune conversion requise
Délai de porte ET-OU: 2.05 Nanoseconde --> 2.05E-09 Deuxième (Vérifiez la conversion ici)
Délai XOR: 1.49 Nanoseconde --> 1.49E-09 Deuxième (Vérifiez la conversion ici)
Entrée K ET Porte: 7 --> Aucune conversion requise

ÉTAPE 2: Évaluer la formule

Remplacement des valeurs d'entrée dans la formule

t_mux = (T_skip-(t_pg+(2*(n-1)*T_ao)-T_xor))/(K-1) --> (3.43E-08-(8.01E-09+(2*(2-1)*2.05E-09)-1.49E-09))/(7-1)

Évaluer ... ...

t_mux = 3.94666666666667E-09

ÉTAPE 3: Convertir le résultat en unité de sortie

3.94666666666667E-09 Deuxième -->3.94666666666667 Nanoseconde (Vérifiez la conversion ici)

RÉPONSE FINALE

3.94666666666667 ≈ 3.946667 Nanoseconde <-- Retard du multiplexeur

(Calcul effectué en 00.004 secondes)

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Crédits

Créé par Shobhit Dimri

Institut de technologie Bipin Tripathi Kumaon (BTKIT), Dwarahat

Shobhit Dimri a créé cette calculatrice et 900+ autres calculatrices!

Vérifié par Urvi Rathod

Collège d'ingénierie du gouvernement de Vishwakarma (VGEC), Ahmedabad

Urvi Rathod a validé cette calculatrice et 1900+ autres calculatrices!

< 19 Sous-système de chemin de données de tableau Calculatrices

Retard du multiplexeur

Aller Retard du multiplexeur = (Délai de l'additionneur de saut de retenue-(Délai de propagation+(2*(Porte ET à entrée N-1)*Délai de porte ET-OU)-Délai XOR))/(Entrée K ET Porte-1)

Délai d'additionneur de report

Aller Délai de l'additionneur de saut de retenue = Délai de propagation+2*(Porte ET à entrée N-1)*Délai de porte ET-OU+(Entrée K ET Porte-1)*Retard du multiplexeur+Délai XOR

Délai d'additionneur de portage

Aller Délai d'additionneur de portage = Délai de propagation+Délai de propagation du groupe+((Porte ET à entrée N-1)+(Entrée K ET Porte-1))*Délai de porte ET-OU+Délai XOR

Délai d'additionneur d'augmentation de report

Aller Délai de l'additionneur d'incrément de report = Délai de propagation+Délai de propagation du groupe+(Entrée K ET Porte-1)*Délai de porte ET-OU+Délai XOR

Retard critique dans les portes

Aller Retard critique dans les portes = Délai de propagation+(Porte ET à entrée N+(Entrée K ET Porte-2))*Délai de porte ET-OU+Retard du multiplexeur

Délai de propagation de groupe

Aller Délai de propagation = Délai de l'additionneur d'arbre-(log2(Fréquence absolue)*Délai de porte ET-OU+Délai XOR)

Délai d'additionneur d'arbre

Aller Délai de l'additionneur d'arbre = Délai de propagation+log2(Fréquence absolue)*Délai de porte ET-OU+Délai XOR

Capacité de cellule

Aller Capacité cellulaire = (Capacité des bits*2*Variation de tension sur Bitline)/(Tension positive-(Variation de tension sur Bitline*2))

Capacité de bit

Aller Capacité des bits = ((Tension positive*Capacité cellulaire)/(2*Variation de tension sur Bitline))-Capacité cellulaire

Variation de tension sur Bitline

Aller Variation de tension sur Bitline = (Tension positive/2)*Capacité cellulaire/(Capacité cellulaire+Capacité des bits)

Délai « XOR »

Aller Délai XOR = Temps d'ondulation-(Délai de propagation+(Portes sur le chemin critique-1)*Délai de porte ET-OU)

Retard du chemin critique de l'additionneur de report d'ondulation

Aller Temps d'ondulation = Délai de propagation+(Portes sur le chemin critique-1)*Délai de porte ET-OU+Délai XOR

Capacité au sol

Aller Capacité au sol = ((Tension de l'agresseur*Capacité adjacente)/Tension de la victime)-Capacité adjacente

Zone de mémoire contenant N bits

Aller Zone de cellule mémoire = (Zone d'une cellule mémoire d'un bit*Fréquence absolue)/Efficacité de la baie

Zone de cellule mémoire

Aller Zone d'une cellule mémoire d'un bit = (Efficacité de la baie*Zone de cellule mémoire)/Fréquence absolue

Efficacité de la baie

Aller Efficacité de la baie = (Zone d'une cellule mémoire d'un bit*Fréquence absolue)/Zone de cellule mémoire

N-Bit Carry-Skip Adder

Aller Additionneur de sauts de transport N-bits = Porte ET à entrée N*Entrée K ET Porte

Porte 'Et' d'entrée K

Aller Entrée K ET Porte = Additionneur de sauts de transport N-bits/Porte ET à entrée N

Porte 'Et' d'entrée N

Aller Porte ET à entrée N = Additionneur de sauts de transport N-bits/Entrée K ET Porte

Retard du multiplexeur Formule

Qu'est-ce que le partage de charge ? Expliquez le problème de partage de charge lors de l'échantillonnage des données d'un bus ?

Dans la logique NMOS connectée en série, la capacité d'entrée de chaque porte partage la charge avec la capacité de charge par laquelle les niveaux logiques diffèrent considérablement de ceux de la fois souhaitée. Pour éliminer cela, la capacité de charge doit être très élevée par rapport à la capacité d'entrée des grilles (environ 10 fois).

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