व्होल्टेज-नियंत्रित विलंब लाइन उपाय

चरण 0: पूर्व-गणन सारांश
फॉर्म्युला वापरले जाते
व्होल्टेज-नियंत्रित विलंब लाइन = लहान विचलन विलंब/VCDL लाभ
ΔVctrl = ΔTout/Kvcdl
हे सूत्र 3 व्हेरिएबल्स वापरते
व्हेरिएबल्स वापरलेले
व्होल्टेज-नियंत्रित विलंब लाइन - (मध्ये मोजली व्होल्ट) - व्होल्टेज-नियंत्रित विलंब लाइनची व्याख्या व्होल्टेज-नियंत्रित विलंब सर्किट म्हणून केली जाते ज्यामध्ये फेज-लॉक्ड लूप (पीएलएल) सर्किटमध्ये एन-टाइप इन्व्हर्टर विलंब सर्किट आणि व्होल्टेज-नियंत्रित विलंब लाइन (व्हीसीडीएल) असते.
लहान विचलन विलंब - लहान विचलन विलंब जेथे कमी मानक विचलन सूचित करते की मूल्ये सेटच्या सरासरीच्या जवळ असतात, तर उच्च मानक विचलन दर्शवते की मूल्ये मोठ्या श्रेणीमध्ये पसरलेली आहेत.
VCDL लाभ - VCDL लाभ म्हणजे इनपुट ते आउटपुटपर्यंतचा लाभ.
चरण 1: इनपुट ला बेस युनिटमध्ये रूपांतरित करा
लहान विचलन विलंब: 8 --> कोणतेही रूपांतरण आवश्यक नाही
VCDL लाभ: 4 --> कोणतेही रूपांतरण आवश्यक नाही
चरण 2: फॉर्म्युलाचे मूल्यांकन करा
फॉर्म्युलामध्ये इनपुट व्हॅल्यूजची स्थापना करणे
ΔVctrl = ΔTout/Kvcdl --> 8/4
मूल्यांकन करत आहे ... ...
ΔVctrl = 2
चरण 3: निकाल आउटपुटच्या युनिटमध्ये रूपांतरित करा
2 व्होल्ट --> कोणतेही रूपांतरण आवश्यक नाही
अंतिम उत्तर
2 व्होल्ट <-- व्होल्टेज-नियंत्रित विलंब लाइन
(गणना 00.004 सेकंदात पूर्ण झाली)

जमा

Creator Image
ने निर्मित शोभित दिमरी
बिपिन त्रिपाठी कुमाऊँ तंत्रज्ञान तंत्रज्ञान (बीटीकेआयटी), द्वाराहाट
शोभित दिमरी यांनी हे कॅल्क्युलेटर आणि 900+ अधिक कॅल्क्युलेटर तयार केले आहेत!
Verifier Image
द्वारे सत्यापित उर्वी राठोड
विश्वकर्मा शासकीय अभियांत्रिकी महाविद्यालय (व्हीजीईसी), अहमदाबाद
उर्वी राठोड यानी हे कॅल्क्युलेटर आणि 1900+ अधिक कॅल्क्युलेटर सत्यापित केले आहेत।

13 CMOS विलंब वैशिष्ट्ये कॅल्क्युलेटर

विलंब उदय
​ जा विलंब उदय = आंतरिक उदय विलंब+(प्रतिकार वाढवा*विलंब क्षमता)+(उतार वाढ*विलंब मागील)
ग्रे सेलमधील AND-OR गेटचा विलंब
​ जा AND OR गेटचा विलंब = (गंभीर मार्ग विलंब-एकूण प्रसार विलंब-XOR गेट विलंब)/(गेट्स ऑन क्रिटिकल पाथ-1)
1-बिट प्रोपेगेट गेट्सचा विलंब
​ जा एकूण प्रसार विलंब = गंभीर मार्ग विलंब-((गेट्स ऑन क्रिटिकल पाथ-1)*AND OR गेटचा विलंब+XOR गेट विलंब)
सर्किट मध्ये प्रसार विलंब
​ जा सर्किट प्रसार विलंब = (प्रसार विलंब उच्च ते निम्न+प्रसार विलंब कमी ते उच्च)/2
परजीवी क्षमतेशिवाय प्रसार विलंब
​ जा प्रसार विलंब Capaitance = सर्किट प्रसार विलंब/सामान्यीकृत विलंब
सामान्यीकृत विलंब
​ जा सामान्यीकृत विलंब = एकूण प्रसार विलंब/प्रसार विलंब Capaitance
प्रसार विलंब
​ जा एकूण प्रसार विलंब = सामान्यीकृत विलंब*प्रसार विलंब Capaitance
व्होल्टेज-नियंत्रित विलंब लाइन
​ जा व्होल्टेज-नियंत्रित विलंब लाइन = लहान विचलन विलंब/VCDL लाभ
लहान विचलन विलंब
​ जा लहान विचलन विलंब = VCDL लाभ*व्होल्टेज-नियंत्रित विलंब लाइन
VCDL लाभ
​ जा VCDL लाभ = लहान विचलन विलंब/व्होल्टेज-नियंत्रित विलंब लाइन
एज रेट
​ जा एज रेट = (उठण्याची वेळ+गडी बाद होण्याचा क्रम)/2
गडी बाद होण्याचा क्रम
​ जा गडी बाद होण्याचा क्रम = 2*एज रेट-उठण्याची वेळ
उठण्याची वेळ
​ जा उठण्याची वेळ = 2*एज रेट-गडी बाद होण्याचा क्रम

व्होल्टेज-नियंत्रित विलंब लाइन सुत्र

व्होल्टेज-नियंत्रित विलंब लाइन = लहान विचलन विलंब/VCDL लाभ
ΔVctrl = ΔTout/Kvcdl

विलंब लाइन म्हणजे काय?

व्हेरिएबल विलंब लाइन कंट्रोल इनपुटद्वारे निर्देशित केल्यानुसार त्याचे इनपुट आणि आउटपुट क्लॉक दरम्यान विलंब समायोजित करते. नियंत्रण इनपुट व्होल्टेज, चालू, डिजिटल क्रमांक इ. असू शकते. व्होल्टेज-नियंत्रित विलंब लाईन (व्हीसीडीएल) सामान्यतः वापरली जाते.

Let Others Know
Facebook
Twitter
Reddit
LinkedIn
Email
WhatsApp
Copied!