Czas utrzymywania na wysokim poziomie logiki Kalkulator

↳

Elektronika

Cywilny

Elektronika i oprzyrządowanie

Elektryczny

Inżynieria chemiczna

Inżynieria materiałowa

Inżynieria produkcji

Mechaniczny

⤿

Charakterystyka czasu CMOS

Charakterystyka obwodu CMOS

Charakterystyka opóźnienia CMOS

Charakterystyka projektu CMOS

Falowniki CMOS

Podsystem ścieżki danych tablicowych

Podsystem specjalnego przeznaczenia CMOS

Wskaźniki mocy CMOS

✖Czas przysłony dla opadającego wejścia definiuje się jako czas na wejściu, gdy stan logiczny spada do 0 lub do niskiego poziomu sygnału wyjściowego.ⓘ Czas przysłony dla opadającego sygnału wejściowego [t_af]			+10% -10%
✖Czas konfiguracji przy niskiej logice jest zdefiniowany jako czas konfiguracji, gdy logika spada do niskiego poziomu wejściowego lub 0.ⓘ Czas konfiguracji przy niskiej logice [T_setup0]			+10% -10%

✖Czas podtrzymania przy logice Wysoki jest zdefiniowany jako czas podtrzymania na wejściu, gdy stan logiczny przechodzi w stan wysoki do 1 lub na wysoki poziom wyjściowy.ⓘ Czas utrzymywania na wysokim poziomie logiki [T_hold1]

⎘ Kopiuj

👎

Formuła

✖

Czas utrzymywania na wysokim poziomie logiki

Formuła

`"T"_{"hold1"} = "t"_{"af"}-"T"_{"setup0"}`

Przykład

`"7.9ns"="11.65ns"-"3.75ns"`

Kalkulator

LaTeX

Resetowanie

👍

Pobierać Charakterystyka czasu CMOS Formuły PDF

Czas utrzymywania na wysokim poziomie logiki Rozwiązanie

KROK 0: Podsumowanie wstępnych obliczeń

Formułę używana

Czas utrzymywania przy wysokiej logice = Czas przysłony dla opadającego sygnału wejściowego-Czas konfiguracji przy niskiej logice
T_hold1 = t_af-T_setup0
Ta formuła używa 3 Zmienne

Używane zmienne

Czas utrzymywania przy wysokiej logice - (Mierzone w Drugi) - Czas podtrzymania przy logice Wysoki jest zdefiniowany jako czas podtrzymania na wejściu, gdy stan logiczny przechodzi w stan wysoki do 1 lub na wysoki poziom wyjściowy.
Czas przysłony dla opadającego sygnału wejściowego - (Mierzone w Drugi) - Czas przysłony dla opadającego wejścia definiuje się jako czas na wejściu, gdy stan logiczny spada do 0 lub do niskiego poziomu sygnału wyjściowego.
Czas konfiguracji przy niskiej logice - (Mierzone w Drugi) - Czas konfiguracji przy niskiej logice jest zdefiniowany jako czas konfiguracji, gdy logika spada do niskiego poziomu wejściowego lub 0.

KROK 1: Zamień wejście (a) na jednostkę bazową

Czas przysłony dla opadającego sygnału wejściowego: 11.65 Nanosekunda --> 1.165E-08 Drugi (Sprawdź konwersję tutaj)
Czas konfiguracji przy niskiej logice: 3.75 Nanosekunda --> 3.75E-09 Drugi (Sprawdź konwersję tutaj)

KROK 2: Oceń formułę

Zastępowanie wartości wejściowych we wzorze

T_hold1 = t_af-T_setup0 --> 1.165E-08-3.75E-09

Ocenianie ... ...

T_hold1 = 7.9E-09

KROK 3: Konwertuj wynik na jednostkę wyjścia

7.9E-09 Drugi -->7.9 Nanosekunda (Sprawdź konwersję tutaj)

OSTATNIA ODPOWIEDŹ

7.9 Nanosekunda <-- Czas utrzymywania przy wysokiej logice

(Obliczenie zakończone za 00.020 sekund)

Jesteś tutaj -

Dom » Inżynieria » Elektronika » Projektowanie i zastosowania CMOS » Charakterystyka czasu CMOS » Czas utrzymywania na wysokim poziomie logiki

Kredyty

Stworzone przez Shobhit Dimri

Bipin Tripathi Kumaon Institute of Technology (BTKIT), Dwarahat

Shobhit Dimri utworzył ten kalkulator i 900+ więcej kalkulatorów!

Zweryfikowane przez Urvi Rathod

Vishwakarma Government Engineering College (VGEC), Ahmedabad

Urvi Rathod zweryfikował ten kalkulator i 1900+ więcej kalkulatorów!

< 17 Charakterystyka czasu CMOS Kalkulatory

Bramka NAND napięcia XOR

Iść Bramka napięcia Nanda XOR = (Pojemność 2*Podstawowe napięcie kolektora)/(Pojemność 1+Pojemność 2)

Czas przysłony dla opadającego sygnału wejściowego

Iść Czas przysłony dla opadającego sygnału wejściowego = Czas konfiguracji przy niskiej logice+Czas utrzymywania przy wysokiej logice

Czas utrzymywania na wysokim poziomie logiki

Iść Czas utrzymywania przy wysokiej logice = Czas przysłony dla opadającego sygnału wejściowego-Czas konfiguracji przy niskiej logice

Czas konfiguracji przy niskiej logice

Iść Czas konfiguracji przy niskiej logice = Czas przysłony dla opadającego sygnału wejściowego-Czas utrzymywania przy wysokiej logice

Czas przysłony dla rosnącego sygnału wejściowego

Iść Czas przysłony dla rosnącego sygnału wejściowego = Czas konfiguracji przy wysokiej logice+Czas utrzymywania przy niskiej logice

Czas konfiguracji w stanie High Logic

Iść Czas konfiguracji przy wysokiej logice = Czas przysłony dla rosnącego sygnału wejściowego-Czas utrzymywania przy niskiej logice

Czas wstrzymania przy niskiej logice

Iść Czas utrzymywania przy niskiej logice = Czas przysłony dla rosnącego sygnału wejściowego-Czas konfiguracji przy wysokiej logice

Małe napięcie przesunięcia sygnału

Iść Małe napięcie niezrównoważenia sygnału = Początkowe napięcie węzła-Napięcie metastabilne

Napięcie początkowe węzła A

Iść Początkowe napięcie węzła = Napięcie metastabilne+Małe napięcie niezrównoważenia sygnału

Napięcie detektora fazy XOR

Iść Napięcie detektora fazy XOR = Faza detektora fazy XOR*Detektor fazy XOR Średnie napięcie

Faza detektora fazy XOR

Iść Faza detektora fazy XOR = Napięcie detektora fazy XOR/Detektor fazy XOR Średnie napięcie

Metastabilne napięcie

Iść Napięcie metastabilne = Początkowe napięcie węzła-Małe napięcie niezrównoważenia sygnału

Faza XOR Faza detektora w odniesieniu do prądu detektora

Iść Faza detektora fazy XOR = Prąd detektora fazy XOR/Detektor fazy XOR Średnie napięcie

Średnie napięcie detektora fazy

Iść Detektor fazy XOR Średnie napięcie = Prąd detektora fazy XOR/Faza detektora fazy XOR

Prąd detektora fazy XOR

Iść Prąd detektora fazy XOR = Faza detektora fazy XOR*Detektor fazy XOR Średnie napięcie

Prawdopodobieństwo awarii synchronizatora

Iść Prawdopodobieństwo awarii synchronizatora = 1/Akceptowalny MTBF

Dopuszczalny współczynnik MTBF

Iść Akceptowalny MTBF = 1/Prawdopodobieństwo awarii synchronizatora

Czas utrzymywania na wysokim poziomie logiki Formułę

Czas utrzymywania przy wysokiej logice = Czas przysłony dla opadającego sygnału wejściowego-Czas konfiguracji przy niskiej logice
T_hold1 = t_af-T_setup0

Jakie są czasy konfiguracji tsetup0 i tsetup1?

Ogólnie rzecz biorąc, opóźnienia będą się różnić dla wejść 0 i 1. Czasy konfiguracji tsetup0 i tsetup1 to czasy, w których D musi odpowiednio spaść lub wzrosnąć przed zegarem, aby dane zostały prawidłowo przechwycone przy możliwie najmniejszym tDQ.

Dom

BEZPŁATNY pliki PDF

🔍 Szukaj

Kategorie

Dzielić

Let Others Know

✖

Facebook

Twitter

Copied!