Haltezeit bei hoher Logik Lösung

SCHRITT 0: Zusammenfassung vor der Berechnung
Gebrauchte Formel
Haltezeit bei hoher Logik = Blendenzeit für fallenden Eingang-Einrichtungszeit bei niedriger Logik
Thold1 = taf-Tsetup0
Diese formel verwendet 3 Variablen
Verwendete Variablen
Haltezeit bei hoher Logik - (Gemessen in Zweite) - Die Haltezeit bei High-Logik ist definiert als die Haltezeit während des Eingangs, wenn die Logik von High auf 1 oder High-Ausgang geht.
Blendenzeit für fallenden Eingang - (Gemessen in Zweite) - Die Aperturzeit für fallenden Eingang ist als die Zeit während des Eingangs definiert, in der die Logik auf 0 oder einen niedrigen Ausgang fällt.
Einrichtungszeit bei niedriger Logik - (Gemessen in Zweite) - Die Setup-Zeit bei niedriger Logik ist als die Setup-Zeit definiert, wenn die Logik auf den niedrigen Eingang oder 0 fällt.
SCHRITT 1: Konvertieren Sie die Eingänge in die Basiseinheit
Blendenzeit für fallenden Eingang: 11.65 Nanosekunde --> 1.165E-08 Zweite (Überprüfen sie die konvertierung hier)
Einrichtungszeit bei niedriger Logik: 3.75 Nanosekunde --> 3.75E-09 Zweite (Überprüfen sie die konvertierung hier)
SCHRITT 2: Formel auswerten
Eingabewerte in Formel ersetzen
Thold1 = taf-Tsetup0 --> 1.165E-08-3.75E-09
Auswerten ... ...
Thold1 = 7.9E-09
SCHRITT 3: Konvertieren Sie das Ergebnis in die Ausgabeeinheit
7.9E-09 Zweite -->7.9 Nanosekunde (Überprüfen sie die konvertierung hier)
ENDGÜLTIGE ANTWORT
7.9 Nanosekunde <-- Haltezeit bei hoher Logik
(Berechnung in 00.020 sekunden abgeschlossen)

Credits

Erstellt von Shobhit Dimri
Bipin Tripathi Kumaon Institut für Technologie (BTKIT), Dwarahat
Shobhit Dimri hat diesen Rechner und 900+ weitere Rechner erstellt!
Geprüft von Urvi Rathod
Vishwakarma Government Engineering College (VGEC), Ahmedabad
Urvi Rathod hat diesen Rechner und 1900+ weitere Rechner verifiziert!

17 CMOS-Zeiteigenschaften Taschenrechner

XOR-Spannungs-NAND-Gatter
Gehen XOR-Spannungs-NAND-Gate = (Kapazität 2*Basiskollektorspannung)/(Kapazität 1+Kapazität 2)
XOR-Phasendetektorphase
Gehen XOR-Phasendetektorphase = XOR-Phasendetektorspannung/Durchschnittliche Spannung des XOR-Phasendetektors
XOR-Phasendetektorspannung
Gehen XOR-Phasendetektorspannung = XOR-Phasendetektorphase*Durchschnittliche Spannung des XOR-Phasendetektors
Haltezeit bei niedriger Logik
Gehen Haltezeit bei niedriger Logik = Blendenzeit für steigenden Eingang-Einrichtungszeit bei hoher Logik
Setup-Zeit bei hoher Logik
Gehen Einrichtungszeit bei hoher Logik = Blendenzeit für steigenden Eingang-Haltezeit bei niedriger Logik
XOR-Phase Detektorphase in Bezug auf den Detektorstrom
Gehen XOR-Phasendetektorphase = XOR-Phasendetektorstrom/Durchschnittliche Spannung des XOR-Phasendetektors
Durchschnittliche Spannung des Phasendetektors
Gehen Durchschnittliche Spannung des XOR-Phasendetektors = XOR-Phasendetektorstrom/XOR-Phasendetektorphase
Rüstzeit bei niedriger Logik
Gehen Einrichtungszeit bei niedriger Logik = Blendenzeit für fallenden Eingang-Haltezeit bei hoher Logik
Haltezeit bei hoher Logik
Gehen Haltezeit bei hoher Logik = Blendenzeit für fallenden Eingang-Einrichtungszeit bei niedriger Logik
XOR-Phasendetektorstrom
Gehen XOR-Phasendetektorstrom = XOR-Phasendetektorphase*Durchschnittliche Spannung des XOR-Phasendetektors
Blendenzeit für steigenden Eingang
Gehen Blendenzeit für steigenden Eingang = Einrichtungszeit bei hoher Logik+Haltezeit bei niedriger Logik
Blendenzeit für fallenden Eingang
Gehen Blendenzeit für fallenden Eingang = Einrichtungszeit bei niedriger Logik+Haltezeit bei hoher Logik
Anfangsspannung von Knoten A
Gehen Anfängliche Knotenspannung = Metastabile Spannung+Kleinsignal-Offsetspannung
Kleinsignal-Offsetspannung
Gehen Kleinsignal-Offsetspannung = Anfängliche Knotenspannung-Metastabile Spannung
Metastabile Spannung
Gehen Metastabile Spannung = Anfängliche Knotenspannung-Kleinsignal-Offsetspannung
Wahrscheinlichkeit eines Synchronisiererausfalls
Gehen Wahrscheinlichkeit eines Ausfalls des Synchronizers = 1/Akzeptable MTBF
Akzeptables MTBF
Gehen Akzeptable MTBF = 1/Wahrscheinlichkeit eines Ausfalls des Synchronizers

Haltezeit bei hoher Logik Formel

Haltezeit bei hoher Logik = Blendenzeit für fallenden Eingang-Einrichtungszeit bei niedriger Logik
Thold1 = taf-Tsetup0

Was sind die Setup-Zeiten tsetup0 und tsetup1?

Im Allgemeinen unterscheiden sich die Verzögerungen für Eingaben von 0 und 1. Die Setup-Zeiten tsetup0 und tsetup1 sind die Zeiten, zu denen D vor dem Takt fallen bzw. steigen muss, damit die Daten mit dem kleinstmöglichen tDQ richtig erfasst werden.

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