मल्टीप्लेक्सर देरी कैलकुलेटर

✖कैरी-स्किप एडर डिले अब तक माने जाने वाले सीपीए के महत्वपूर्ण पथ में एडर के प्रत्येक बिट के लिए एक गेट या ट्रांजिस्टर शामिल होता है, जो बड़े एडर्स के लिए धीमा हो सकता है।ⓘ कैरी-स्किप योजक विलंब [T_skip]			+10% -10%
✖प्रसार विलंब आमतौर पर लॉजिक गेट्स में वृद्धि के समय या गिरावट के समय को संदर्भित करता है। यह वह समय है जो लॉजिक गेट को इनपुट स्थिति में बदलाव के आधार पर अपनी आउटपुट स्थिति बदलने में लगता है।ⓘ प्रचार देरी [t_pg]			+10% -10%
✖एन-इनपुट AND गेट को वांछनीय आउटपुट के लिए AND लॉजिक गेट में इनपुट की संख्या के रूप में परिभाषित किया गया है।ⓘ एन-इनपुट और गेट [n]			+10% -10%
✖ग्रे सेल में AND-OR गेट विलंब को AND/OR गेट में कंप्यूटिंग समय में देरी के रूप में परिभाषित किया गया है जब तर्क इसके माध्यम से पारित किया जाता है।ⓘ और-या गेट विलंब [T_ao]			+10% -10%
✖XOR विलंब XOR गेट का प्रसार विलंब है।ⓘ एक्सओआर विलंब [T_xor]			+10% -10%
✖K-इनपुट AND गेट को तार्किक गेटों के बीच AND गेट में kth इनपुट के रूप में परिभाषित किया गया है।ⓘ के-इनपुट और गेट [K]			+10% -10%

✖मल्टीप्लेक्सर विलंब मल्टीप्लेक्सर का प्रसार विलंब है। यह न्यूनतम संख्या में पीएमओएस और एनएमओएस, न्यूनतम विलंब और न्यूनतम बिजली अपव्यय प्रदर्शित करता है।ⓘ मल्टीप्लेक्सर देरी [t_mux]

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सूत्र

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मल्टीप्लेक्सर देरी

सूत्र

`"t"_{"mux"} = ("T"_{"skip"}-("t"_{"pg"}+(2*("n"-1)*"T"_{"ao"})-"T"_{"xor"}))/("K"-1)`

उदाहरण

`"3.946667ns"=("34.3ns"-("8.01ns"+(2*("2"-1)*"2.05ns")-"1.49ns"))/("7"-1)`

कैलकुलेटर

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मल्टीप्लेक्सर देरी उपाय

चरण 0: पूर्व-गणना सारांश

प्रयुक्त सूत्र

मल्टीप्लेक्सर विलंब = (कैरी-स्किप योजक विलंब-(प्रचार देरी+(2*(एन-इनपुट और गेट-1)*और-या गेट विलंब)-एक्सओआर विलंब))/(के-इनपुट और गेट-1)
t_mux = (T_skip-(t_pg+(2*(n-1)*T_ao)-T_xor))/(K-1)
यह सूत्र 7 वेरिएबल का उपयोग करता है

चर

मल्टीप्लेक्सर विलंब - (में मापा गया दूसरा) - मल्टीप्लेक्सर विलंब मल्टीप्लेक्सर का प्रसार विलंब है। यह न्यूनतम संख्या में पीएमओएस और एनएमओएस, न्यूनतम विलंब और न्यूनतम बिजली अपव्यय प्रदर्शित करता है।
कैरी-स्किप योजक विलंब - (में मापा गया दूसरा) - कैरी-स्किप एडर डिले अब तक माने जाने वाले सीपीए के महत्वपूर्ण पथ में एडर के प्रत्येक बिट के लिए एक गेट या ट्रांजिस्टर शामिल होता है, जो बड़े एडर्स के लिए धीमा हो सकता है।
प्रचार देरी - (में मापा गया दूसरा) - प्रसार विलंब आमतौर पर लॉजिक गेट्स में वृद्धि के समय या गिरावट के समय को संदर्भित करता है। यह वह समय है जो लॉजिक गेट को इनपुट स्थिति में बदलाव के आधार पर अपनी आउटपुट स्थिति बदलने में लगता है।
एन-इनपुट और गेट - एन-इनपुट AND गेट को वांछनीय आउटपुट के लिए AND लॉजिक गेट में इनपुट की संख्या के रूप में परिभाषित किया गया है।
और-या गेट विलंब - (में मापा गया दूसरा) - ग्रे सेल में AND-OR गेट विलंब को AND/OR गेट में कंप्यूटिंग समय में देरी के रूप में परिभाषित किया गया है जब तर्क इसके माध्यम से पारित किया जाता है।
एक्सओआर विलंब - (में मापा गया दूसरा) - XOR विलंब XOR गेट का प्रसार विलंब है।
के-इनपुट और गेट - K-इनपुट AND गेट को तार्किक गेटों के बीच AND गेट में kth इनपुट के रूप में परिभाषित किया गया है।

चरण 1: इनपुट को आधार इकाई में बदलें

कैरी-स्किप योजक विलंब: 34.3 नैनोसेकंड --> 3.43E-08 दूसरा (रूपांतरण की जाँच करें यहाँ)
प्रचार देरी: 8.01 नैनोसेकंड --> 8.01E-09 दूसरा (रूपांतरण की जाँच करें यहाँ)
एन-इनपुट और गेट: 2 --> कोई रूपांतरण आवश्यक नहीं है
और-या गेट विलंब: 2.05 नैनोसेकंड --> 2.05E-09 दूसरा (रूपांतरण की जाँच करें यहाँ)
एक्सओआर विलंब: 1.49 नैनोसेकंड --> 1.49E-09 दूसरा (रूपांतरण की जाँच करें यहाँ)
के-इनपुट और गेट: 7 --> कोई रूपांतरण आवश्यक नहीं है

चरण 2: फॉर्मूला का मूल्यांकन करें

फॉर्मूला में इनपुट वैल्यू को तैयार करना

t_mux = (T_skip-(t_pg+(2*(n-1)*T_ao)-T_xor))/(K-1) --> (3.43E-08-(8.01E-09+(2*(2-1)*2.05E-09)-1.49E-09))/(7-1)

मूल्यांकन हो रहा है ... ...

t_mux = 3.94666666666667E-09

चरण 3: परिणाम को आउटपुट की इकाई में बदलें

3.94666666666667E-09 दूसरा -->3.94666666666667 नैनोसेकंड (रूपांतरण की जाँच करें यहाँ)

आख़री जवाब

3.94666666666667 ≈ 3.946667 नैनोसेकंड <-- मल्टीप्लेक्सर विलंब

(गणना 00.007 सेकंड में पूरी हुई)

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होम » अभियांत्रिकी » इलेक्ट्रानिक्स » सीएमओएस डिज़ाइन और अनुप्रयोग » ऐरे डेटापथ सबसिस्टम » मल्टीप्लेक्सर देरी

क्रेडिट

के द्वारा बनाई गई शोभित डिमरी

बिपिन त्रिपाठी कुमाऊँ प्रौद्योगिकी संस्थान (BTKIT), द्वाराहाट

शोभित डिमरी ने इस कैलकुलेटर और 900+ अधिक कैलकुलेटर को बनाए है!

के द्वारा सत्यापित उर्वी राठौड़

विश्वकर्मा गवर्नमेंट इंजीनियरिंग कॉलेज (वीजीईसी), अहमदाबाद

उर्वी राठौड़ ने इस कैलकुलेटर और 1900+ को अधिक कैलकुलेटर से सत्यापित किया है!

< 19 ऐरे डेटापथ सबसिस्टम कैलक्युलेटर्स

मल्टीप्लेक्सर देरी

जाओ मल्टीप्लेक्सर विलंब = (कैरी-स्किप योजक विलंब-(प्रचार देरी+(2*(एन-इनपुट और गेट-1)*और-या गेट विलंब)-एक्सओआर विलंब))/(के-इनपुट और गेट-1)

कैरी-स्किप अडर डेलय

जाओ कैरी-स्किप योजक विलंब = प्रचार देरी+2*(एन-इनपुट और गेट-1)*और-या गेट विलंब+(के-इनपुट और गेट-1)*मल्टीप्लेक्सर विलंब+एक्सओआर विलंब

कैरी-लुकर योजक विलंब

जाओ कैरी-लुकर योजक विलंब = प्रचार देरी+समूह प्रसार विलंब+((एन-इनपुट और गेट-1)+(के-इनपुट और गेट-1))*और-या गेट विलंब+एक्सओआर विलंब

कैरी-इन्क्रीमेंटर अडर डेलए

जाओ कैरी-इंक्रीमेंटर योजक विलंब = प्रचार देरी+समूह प्रसार विलंब+(के-इनपुट और गेट-1)*और-या गेट विलंब+एक्सओआर विलंब

गेट्स में गंभीर विलंब

जाओ गेट्स में गंभीर विलंब = प्रचार देरी+(एन-इनपुट और गेट+(के-इनपुट और गेट-2))*और-या गेट विलंब+मल्टीप्लेक्सर विलंब

समूह प्रसार विलंब

जाओ प्रचार देरी = वृक्ष योजक विलंब-(log2(निरपेक्ष आवृत्ति)*और-या गेट विलंब+एक्सओआर विलंब)

वृक्ष योजक विलंब

जाओ वृक्ष योजक विलंब = प्रचार देरी+log2(निरपेक्ष आवृत्ति)*और-या गेट विलंब+एक्सओआर विलंब

सेल कैपेसिटेंस

जाओ सेल कैपेसिटेंस = (बिट कैपेसिटेंस*2*बिटलाइन पर वोल्टेज स्विंग)/(सकारात्मक वोल्टेज-(बिटलाइन पर वोल्टेज स्विंग*2))

बिट कैपेसिटेंस

जाओ बिट कैपेसिटेंस = ((सकारात्मक वोल्टेज*सेल कैपेसिटेंस)/(2*बिटलाइन पर वोल्टेज स्विंग))-सेल कैपेसिटेंस

बिटलाइन पर वोल्टेज स्विंग

जाओ बिटलाइन पर वोल्टेज स्विंग = (सकारात्मक वोल्टेज/2)*सेल कैपेसिटेंस/(सेल कैपेसिटेंस+बिट कैपेसिटेंस)

ग्राउंड कैपेसिटेंस

जाओ ग्राउंड कैपेसिटेंस = ((आक्रामक वोल्टेज*आसन्न धारिता)/पीड़ित वोल्टेज)-आसन्न धारिता

'XOR' विलंब

जाओ एक्सओआर विलंब = तरंग समय-(प्रचार देरी+(क्रिटिकल पाथ पर गेट्स-1)*और-या गेट विलंब)

कैरी-रिपल एडर क्रिटिकल पाथ डिले

जाओ तरंग समय = प्रचार देरी+(क्रिटिकल पाथ पर गेट्स-1)*और-या गेट विलंब+एक्सओआर विलंब

एन बिट्स युक्त मेमोरी का क्षेत्र

जाओ मेमोरी सेल का क्षेत्रफल = (एक बिट मेमोरी सेल का क्षेत्रफल*निरपेक्ष आवृत्ति)/सारणी दक्षता

मेमोरी सेल का क्षेत्र

जाओ एक बिट मेमोरी सेल का क्षेत्रफल = (सारणी दक्षता*मेमोरी सेल का क्षेत्रफल)/निरपेक्ष आवृत्ति

सरणी दक्षता

जाओ सारणी दक्षता = (एक बिट मेमोरी सेल का क्षेत्रफल*निरपेक्ष आवृत्ति)/मेमोरी सेल का क्षेत्रफल

एन-बिट कैरी-स्किप एडर

जाओ एन-बिट कैरी स्किप एडर = एन-इनपुट और गेट*के-इनपुट और गेट

के-इनपुट 'और' गेट

जाओ के-इनपुट और गेट = एन-बिट कैरी स्किप एडर/एन-इनपुट और गेट

एन-इनपुट 'और' गेट

जाओ एन-इनपुट और गेट = एन-बिट कैरी स्किप एडर/के-इनपुट और गेट

मल्टीप्लेक्सर देरी सूत्र

चार्ज शेयरिंग क्या है? बस से डेटा का नमूना लेते समय चार्ज शेयरिंग समस्या की व्याख्या करें?

क्रमिक रूप से जुड़े NMOS लॉजिक में प्रत्येक गेट का इनपुट कैपेसिटेंस लोड कैपेसिटेंस के साथ चार्ज को साझा करता है जिसके द्वारा तार्किक स्तर एक बार वांछित की तुलना में काफी बेमेल हो जाते हैं। इसे खत्म करने के लिए, फाटकों के इनपुट कैपेसिटेंस (लगभग 10 गुना) की तुलना में लोड कैपेसिटेंस बहुत अधिक होना चाहिए।

मल्टीप्लेक्सर देरी की गणना कैसे करें?

मल्टीप्लेक्सर देरी के लिए ऑनलाइन कैलकुलेटर पर, कृपया कैरी-स्किप योजक विलंब (T_skip), कैरी-स्किप एडर डिले अब तक माने जाने वाले सीपीए के महत्वपूर्ण पथ में एडर के प्रत्येक बिट के लिए एक गेट या ट्रांजिस्टर शामिल होता है, जो बड़े एडर्स के लिए धीमा हो सकता है। के रूप में, प्रचार देरी (t_pg), प्रसार विलंब आमतौर पर लॉजिक गेट्स में वृद्धि के समय या गिरावट के समय को संदर्भित करता है। यह वह समय है जो लॉजिक गेट को इनपुट स्थिति में बदलाव के आधार पर अपनी आउटपुट स्थिति बदलने में लगता है। के रूप में, एन-इनपुट और गेट (n), एन-इनपुट AND गेट को वांछनीय आउटपुट के लिए AND लॉजिक गेट में इनपुट की संख्या के रूप में परिभाषित किया गया है। के रूप में, और-या गेट विलंब (T_ao), ग्रे सेल में AND-OR गेट विलंब को AND/OR गेट में कंप्यूटिंग समय में देरी के रूप में परिभाषित किया गया है जब तर्क इसके माध्यम से पारित किया जाता है। के रूप में, एक्सओआर विलंब (T_xor), XOR विलंब XOR गेट का प्रसार विलंब है। के रूप में & के-इनपुट और गेट (K), K-इनपुट AND गेट को तार्किक गेटों के बीच AND गेट में kth इनपुट के रूप में परिभाषित किया गया है। के रूप में डालें। कृपया मल्टीप्लेक्सर देरी गणना को पूर्ण करने के लिए कैलकुलेट बटन का उपयोग करें।

मल्टीप्लेक्सर देरी गणना

मल्टीप्लेक्सर देरी कैलकुलेटर, मल्टीप्लेक्सर विलंब की गणना करने के लिए Multiplexer Delay = (कैरी-स्किप योजक विलंब-(प्रचार देरी+(2*(एन-इनपुट और गेट-1)*और-या गेट विलंब)-एक्सओआर विलंब))/(के-इनपुट और गेट-1) का उपयोग करता है। मल्टीप्लेक्सर देरी t_mux को मल्टीप्लेक्सर डिले फॉर्मूला को इन मल्टीप्लेक्सर्स में आउटपुट प्रसार देरी के डेटा के रूप में परिभाषित किया गया है, यह मुख्य रूप से कलेक्टर (ओं) के साथ जुड़े समाई की अपेक्षाकृत बड़ी मात्रा के कारण है। के रूप में परिभाषित किया गया है। यहाँ मल्टीप्लेक्सर देरी गणना को संख्या में समझा जा सकता है - 4E+9 = (3.43E-08-(8.01E-09+(2*(2-1)*2.05E-09)-1.49E-09))/(7-1). आप और अधिक मल्टीप्लेक्सर देरी उदाहरण यहाँ देख सकते हैं -

FAQ

मल्टीप्लेक्सर देरी क्या है?

मल्टीप्लेक्सर देरी मल्टीप्लेक्सर डिले फॉर्मूला को इन मल्टीप्लेक्सर्स में आउटपुट प्रसार देरी के डेटा के रूप में परिभाषित किया गया है, यह मुख्य रूप से कलेक्टर (ओं) के साथ जुड़े समाई की अपेक्षाकृत बड़ी मात्रा के कारण है। है और इसे t_mux = (T_skip-(t_pg+(2*(n-1)*T_ao)-T_xor))/(K-1) या Multiplexer Delay = (कैरी-स्किप योजक विलंब-(प्रचार देरी+(2*(एन-इनपुट और गेट-1)*और-या गेट विलंब)-एक्सओआर विलंब))/(के-इनपुट और गेट-1) के रूप में दर्शाया जाता है।

मल्टीप्लेक्सर देरी की गणना कैसे करें?

मल्टीप्लेक्सर देरी को मल्टीप्लेक्सर डिले फॉर्मूला को इन मल्टीप्लेक्सर्स में आउटपुट प्रसार देरी के डेटा के रूप में परिभाषित किया गया है, यह मुख्य रूप से कलेक्टर (ओं) के साथ जुड़े समाई की अपेक्षाकृत बड़ी मात्रा के कारण है। Multiplexer Delay = (कैरी-स्किप योजक विलंब-(प्रचार देरी+(2*(एन-इनपुट और गेट-1)*और-या गेट विलंब)-एक्सओआर विलंब))/(के-इनपुट और गेट-1) t_mux = (T_skip-(t_pg+(2*(n-1)*T_ao)-T_xor))/(K-1) के रूप में परिभाषित किया गया है। मल्टीप्लेक्सर देरी की गणना करने के लिए, आपको कैरी-स्किप योजक विलंब (T_skip), प्रचार देरी (t_pg), एन-इनपुट और गेट (n), और-या गेट विलंब (T_ao), एक्सओआर विलंब (T_xor) & के-इनपुट और गेट (K) की आवश्यकता है। हमारे टूल के द्वारा, आपको कैरी-स्किप एडर डिले अब तक माने जाने वाले सीपीए के महत्वपूर्ण पथ में एडर के प्रत्येक बिट के लिए एक गेट या ट्रांजिस्टर शामिल होता है, जो बड़े एडर्स के लिए धीमा हो सकता है।, प्रसार विलंब आमतौर पर लॉजिक गेट्स में वृद्धि के समय या गिरावट के समय को संदर्भित करता है। यह वह समय है जो लॉजिक गेट को इनपुट स्थिति में बदलाव के आधार पर अपनी आउटपुट स्थिति बदलने में लगता है।, एन-इनपुट AND गेट को वांछनीय आउटपुट के लिए AND लॉजिक गेट में इनपुट की संख्या के रूप में परिभाषित किया गया है।, ग्रे सेल में AND-OR गेट विलंब को AND/OR गेट में कंप्यूटिंग समय में देरी के रूप में परिभाषित किया गया है जब तर्क इसके माध्यम से पारित किया जाता है।, XOR विलंब XOR गेट का प्रसार विलंब है। & K-इनपुट AND गेट को तार्किक गेटों के बीच AND गेट में kth इनपुट के रूप में परिभाषित किया गया है। के लिए संबंधित मान दर्ज करने और कैलकुलेट बटन को क्लिक करने की आवश्यकता है।

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