Tensione di soglia quando la sorgente è al potenziale corporeo calcolatrice

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Ottimizzazione dei materiali VLSI

Progettazione VLSI analogica

✖Il coefficiente DIBL in un dispositivo cmos è rappresentato tipicamente nell'ordine di 0,1.ⓘ Coefficiente DIBL [η]			+10% -10%
✖Il potenziale dal drenaggio alla sorgente è il potenziale tra il drenaggio e la sorgente.ⓘ Drenare al potenziale di origine [V_ds]			+10% -10%
✖La tensione di soglia del transistor è la tensione minima tra gate e source richiesta per creare un percorso conduttivo tra i terminali source e drain.ⓘ Soglia di voltaggio [V_t]			+10% -10%

✖La tensione di soglia dibl è definita come la tensione minima richiesta dalla giunzione della sorgente del potenziale corporeo, quando la sorgente è al potenziale corporeo.ⓘ Tensione di soglia quando la sorgente è al potenziale corporeo [V_t0]

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Formula

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Tensione di soglia quando la sorgente è al potenziale corporeo

Formula

`"V"_{"t0"} = "η"*"V"_{"ds"}+"V"_{"t"}`

Esempio

`"0.59V"="0.2"*"1.45V"+"0.3V"`

Calcolatrice

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Tensione di soglia quando la sorgente è al potenziale corporeo Soluzione

FASE 0: Riepilogo pre-calcolo

Formula utilizzata

Tensione di soglia DIBL = Coefficiente DIBL*Drenare al potenziale di origine+Soglia di voltaggio
V_t0 = η*V_ds+V_t
Questa formula utilizza 4 Variabili

Variabili utilizzate

Tensione di soglia DIBL - (Misurato in Volt) - La tensione di soglia dibl è definita come la tensione minima richiesta dalla giunzione della sorgente del potenziale corporeo, quando la sorgente è al potenziale corporeo.
Coefficiente DIBL - Il coefficiente DIBL in un dispositivo cmos è rappresentato tipicamente nell'ordine di 0,1.
Drenare al potenziale di origine - (Misurato in Volt) - Il potenziale dal drenaggio alla sorgente è il potenziale tra il drenaggio e la sorgente.
Soglia di voltaggio - (Misurato in Volt) - La tensione di soglia del transistor è la tensione minima tra gate e source richiesta per creare un percorso conduttivo tra i terminali source e drain.

PASSAGGIO 1: conversione degli ingressi in unità di base

Coefficiente DIBL: 0.2 --> Nessuna conversione richiesta
Drenare al potenziale di origine: 1.45 Volt --> 1.45 Volt Nessuna conversione richiesta
Soglia di voltaggio: 0.3 Volt --> 0.3 Volt Nessuna conversione richiesta

FASE 2: valutare la formula

Sostituzione dei valori di input nella formula

V_t0 = η*V_ds+V_t --> 0.2*1.45+0.3

Valutare ... ...

V_t0 = 0.59

PASSAGGIO 3: conversione del risultato nell'unità di output

0.59 Volt --> Nessuna conversione richiesta

RISPOSTA FINALE

0.59 Volt <-- Tensione di soglia DIBL

(Calcolo completato in 00.004 secondi)

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Titoli di coda

Creato da Shobhit Dimri

Bipin Tripathi Kumaon Institute of Technology (BTKIT), Dwarahat

Shobhit Dimri ha creato questa calcolatrice e altre 900+ altre calcolatrici!

Verificato da Urvi Rathod

Vishwakarma Government Engineering College (VGEC), Ahmedabad

Urvi Rathod ha verificato questa calcolatrice e altre 1900+ altre calcolatrici!

< 25 Ottimizzazione dei materiali VLSI Calcolatrici

Densità di carica della regione di esaurimento di massa VLSI

Partire Densità di carica della regione di esaurimento di massa = -(1-((Estensione laterale della regione di esaurimento con la sorgente+Estensione laterale della regione di esaurimento con drenaggio)/(2*Lunghezza del canale)))*sqrt(2*[Charge-e]*[Permitivity-silicon]*[Permitivity-vacuum]*Concentrazione dell'accettore*abs(2*Potenziale di superficie))

Coefficiente di effetto corporeo

Partire Coefficiente di effetto corporeo = modulus((Soglia di voltaggio-Tensione di soglia DIBL)/(sqrt(Potenziale di superficie+(Differenza di potenziale del corpo sorgente))-sqrt(Potenziale di superficie)))

Profondità di esaurimento della giunzione PN con sorgente VLSI

Partire Profondità di svuotamento della giunzione Pn con sorgente = sqrt((2*[Permitivity-silicon]*[Permitivity-vacuum]*Tensione incorporata di giunzione)/([Charge-e]*Concentrazione dell'accettore))

Tensione incorporata di giunzione VLSI

Partire Tensione incorporata di giunzione = ([BoltZ]*Temperatura/[Charge-e])*ln(Concentrazione dell'accettore*Concentrazione dei donatori/(Concentrazione intrinseca)^2)

Capacità parassita della sorgente totale

Partire Capacità parassita della sorgente = (Capacità tra giunzione del corpo e sorgente*Area di diffusione della sorgente)+(Capacità tra la giunzione del corpo e la parete laterale*Perimetro della parete laterale della diffusione della sorgente)

Corrente di saturazione del canale corto VLSI

Partire Corrente di saturazione del canale corto = Larghezza del canale*Velocità di deriva degli elettroni in saturazione*Capacità di ossido per unità di area*Tensione della sorgente di drenaggio di saturazione

Corrente di giunzione

Partire Corrente di giunzione = (Potenza statica/Tensione del collettore di base)-(Corrente sottosoglia+Corrente di contesa+Corrente del cancello)

Potenziale di superficie

Partire Potenziale di superficie = 2*Differenza di potenziale del corpo sorgente*ln(Concentrazione dell'accettore/Concentrazione intrinseca)

Lunghezza del gate utilizzando la capacità dell'ossido di gate

Partire Lunghezza del cancello = Capacità del cancello/(Capacità dello strato di ossido di gate*Larghezza del cancello)

Capacità dell'ossido di gate

Partire Capacità dello strato di ossido di gate = Capacità del cancello/(Larghezza del cancello*Lunghezza del cancello)

Coefficiente DIBL

Partire Coefficiente DIBL = (Tensione di soglia DIBL-Soglia di voltaggio)/Drenare al potenziale di origine

Tensione di soglia quando la sorgente è al potenziale corporeo

Partire Tensione di soglia DIBL = Coefficiente DIBL*Drenare al potenziale di origine+Soglia di voltaggio

Pendenza sottosoglia

Partire Pendenza sottosoglia = Differenza di potenziale del corpo sorgente*Coefficiente DIBL*ln(10)

Soglia di voltaggio

Partire Soglia di voltaggio = Voltaggio da gate a canale-(Carica del canale/Capacità del cancello)

Capacità del gate

Partire Capacità del cancello = Carica del canale/(Voltaggio da gate a canale-Soglia di voltaggio)

Channel Charge

Partire Carica del canale = Capacità del cancello*(Voltaggio da gate a canale-Soglia di voltaggio)

Capacità dell'ossido dopo il ridimensionamento completo VLSI

Partire Capacità dell'ossido dopo il ridimensionamento completo = Capacità di ossido per unità di area*Fattore di scala

Profondità di giunzione dopo il ridimensionamento completo VLSI

Partire Profondità della giunzione dopo il ridimensionamento completo = Profondità di giunzione/Fattore di scala

Spessore dell'ossido di gate dopo il ridimensionamento completo VLSI

Partire Spessore dell'ossido di gate dopo la scalatura completa = Spessore dell'ossido di gate/Fattore di scala

Lunghezza del canale dopo il ridimensionamento completo VLSI

Partire Lunghezza del canale dopo il ridimensionamento completo = Lunghezza del canale/Fattore di scala

Larghezza del canale dopo il ridimensionamento completo VLSI

Partire Larghezza del canale dopo il ridimensionamento completo = Larghezza del canale/Fattore di scala

Tensione critica

Partire Tensione critica = Campo elettrico critico*Campo elettrico attraverso la lunghezza del canale

Capacità intrinseca di gate

Partire Capacità di sovrapposizione del gate MOS = Capacità del gate MOS*Larghezza di transizione

Mobilità in Mosfet

Partire Mobilità nei MOSFET = K Primo/Capacità dello strato di ossido di gate

K-Prime

Partire K Primo = Mobilità nei MOSFET*Capacità dello strato di ossido di gate

Tensione di soglia quando la sorgente è al potenziale corporeo Formula

Tensione di soglia DIBL = Coefficiente DIBL*Drenare al potenziale di origine+Soglia di voltaggio
V_t0 = η*V_ds+V_t

Che cos'è l'abbassamento della barriera indotto dal drenaggio (DIBL)?

La tensione di drain Vds crea un campo elettrico che influisce sulla tensione di soglia. Questo effetto di abbassamento della barriera indotta dal drenaggio (DIBL) è particolarmente pronunciato nei transistor a canale corto. L'abbassamento della barriera indotto dal drenaggio fa aumentare Ids con Vds in saturazione, più o meno allo stesso modo della modulazione della lunghezza del canale. Ancora una volta, questa è una rovina per il design analogico ma insignificante per la maggior parte dei circuiti digitali. Più significativamente, DIBL aumenta la perdita sottosoglia a Vds elevati.

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