Schwellenspannung, wenn die Quelle auf Körperpotential liegt Taschenrechner

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VLSI-Materialoptimierung

Analoges VLSI-Design

✖Der DIBL-Koeffizient in einem CMOS-Gerät liegt typischerweise in der Größenordnung von 0,1.ⓘ DIBL-Koeffizient [η]			+10% -10%
✖Drain-Source-Potenzial ist das Potenzial zwischen Drain und Source.ⓘ Drain-to-Source-Potenzial [V_ds]			+10% -10%
✖Die Schwellenspannung des Transistors ist die minimale Gate-Source-Spannung, die erforderlich ist, um einen leitenden Pfad zwischen den Source- und Drain-Anschlüssen herzustellen.ⓘ Grenzspannung [V_t]			+10% -10%

✖Die Schwellenspannung dibl ist definiert als die Mindestspannung, die der Source-Übergang des Body-Potentials benötigt, wenn die Source auf Body-Potential liegt.ⓘ Schwellenspannung, wenn die Quelle auf Körperpotential liegt [V_t0]

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Formel

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Schwellenspannung, wenn die Quelle auf Körperpotential liegt

Formel

`"V"_{"t0"} = "η"*"V"_{"ds"}+"V"_{"t"}`

Beispiel

`"0.59V"="0.2"*"1.45V"+"0.3V"`

Taschenrechner

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Schwellenspannung, wenn die Quelle auf Körperpotential liegt Lösung

SCHRITT 0: Zusammenfassung vor der Berechnung

Gebrauchte Formel

Schwellenspannung DIBL = DIBL-Koeffizient*Drain-to-Source-Potenzial+Grenzspannung
V_t0 = η*V_ds+V_t
Diese formel verwendet 4 Variablen

Verwendete Variablen

Schwellenspannung DIBL - (Gemessen in Volt) - Die Schwellenspannung dibl ist definiert als die Mindestspannung, die der Source-Übergang des Body-Potentials benötigt, wenn die Source auf Body-Potential liegt.
DIBL-Koeffizient - Der DIBL-Koeffizient in einem CMOS-Gerät liegt typischerweise in der Größenordnung von 0,1.
Drain-to-Source-Potenzial - (Gemessen in Volt) - Drain-Source-Potenzial ist das Potenzial zwischen Drain und Source.
Grenzspannung - (Gemessen in Volt) - Die Schwellenspannung des Transistors ist die minimale Gate-Source-Spannung, die erforderlich ist, um einen leitenden Pfad zwischen den Source- und Drain-Anschlüssen herzustellen.

SCHRITT 1: Konvertieren Sie die Eingänge in die Basiseinheit

DIBL-Koeffizient: 0.2 --> Keine Konvertierung erforderlich
Drain-to-Source-Potenzial: 1.45 Volt --> 1.45 Volt Keine Konvertierung erforderlich
Grenzspannung: 0.3 Volt --> 0.3 Volt Keine Konvertierung erforderlich

SCHRITT 2: Formel auswerten

Eingabewerte in Formel ersetzen

V_t0 = η*V_ds+V_t --> 0.2*1.45+0.3

Auswerten ... ...

V_t0 = 0.59

SCHRITT 3: Konvertieren Sie das Ergebnis in die Ausgabeeinheit

0.59 Volt --> Keine Konvertierung erforderlich

ENDGÜLTIGE ANTWORT

0.59 Volt <-- Schwellenspannung DIBL

(Berechnung in 00.004 sekunden abgeschlossen)

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Credits

Erstellt von Shobhit Dimri

Bipin Tripathi Kumaon Institut für Technologie (BTKIT), Dwarahat

Shobhit Dimri hat diesen Rechner und 900+ weitere Rechner erstellt!

Geprüft von Urvi Rathod

Vishwakarma Government Engineering College (VGEC), Ahmedabad

Urvi Rathod hat diesen Rechner und 1900+ weitere Rechner verifiziert!

< 25 VLSI-Materialoptimierung Taschenrechner

Ladungsdichte der Bulk-Depletion-Region (VLSI).

Gehen Ladungsdichte der Bulk-Depletion-Region = -(1-((Laterale Ausdehnung der Verarmungsregion mit Quelle+Laterale Ausdehnung der Verarmungsregion mit Abfluss)/(2*Kanallänge)))*sqrt(2*[Charge-e]*[Permitivity-silicon]*[Permitivity-vacuum]*Akzeptorkonzentration*abs(2*Oberflächenpotential))

Body-Effect-Koeffizient

Gehen Körpereffektkoeffizient = modulus((Grenzspannung-Schwellenspannung DIBL)/(sqrt(Oberflächenpotential+(Potenzialdifferenz des Quellkörpers))-sqrt(Oberflächenpotential)))

Anschluss integrierte Spannung VLSI

Gehen Eingebaute Anschlussspannung = ([BoltZ]*Temperatur/[Charge-e])*ln(Akzeptorkonzentration*Spenderkonzentration/(Intrinsische Konzentration)^2)

PN-Junction-Verarmungstiefe mit Quell-VLSI

Gehen Pn-Übergangsverarmungstiefe mit Quelle = sqrt((2*[Permitivity-silicon]*[Permitivity-vacuum]*Eingebaute Anschlussspannung)/([Charge-e]*Akzeptorkonzentration))

Parasitäre Gesamtkapazitätsquelle

Gehen Quelle Parasitäre Kapazität = (Kapazität zwischen der Verbindung von Körper und Quelle*Bereich der Quellendiffusion)+(Kapazität zwischen der Verbindung von Körper und Seitenwand*Seitenwandumfang der Quellendiffusion)

Verbindungsstrom

Gehen Kreuzungsstrom = (Statische Leistung/Basiskollektorspannung)-(Strom unterhalb des Schwellenwerts+Konflikt aktuell+Gate-Strom)

Kurzkanal-Sättigungsstrom VLSI

Gehen Kurzkanal-Sättigungsstrom = Kanalbreite*Sättigungselektronendriftgeschwindigkeit*Oxidkapazität pro Flächeneinheit*Sättigungs-Drain-Quellenspannung

Oberflächenpotential

Gehen Oberflächenpotential = 2*Potenzialdifferenz des Quellkörpers*ln(Akzeptorkonzentration/Intrinsische Konzentration)

Oxidkapazität nach vollständiger Skalierung von VLSI

Gehen Oxidkapazität nach vollständiger Skalierung = Oxidkapazität pro Flächeneinheit*Vergößerungsfaktor, Verkleinerungsfaktor

Steilheit unter der Schwelle

Gehen Unterschwellenneigung = Potenzialdifferenz des Quellkörpers*DIBL-Koeffizient*ln(10)

DIBL-Koeffizient

Gehen DIBL-Koeffizient = (Schwellenspannung DIBL-Grenzspannung)/Drain-to-Source-Potenzial

Schwellenspannung, wenn die Quelle auf Körperpotential liegt

Gehen Schwellenspannung DIBL = DIBL-Koeffizient*Drain-to-Source-Potenzial+Grenzspannung

Verbindungstiefe nach vollständiger Skalierung von VLSI

Gehen Verbindungstiefe nach vollständiger Skalierung = Verbindungstiefe/Vergößerungsfaktor, Verkleinerungsfaktor

Gate-Oxiddicke nach vollständiger Skalierung von VLSI

Gehen Gate-Oxiddicke nach vollständiger Skalierung = Gate-Oxiddicke/Vergößerungsfaktor, Verkleinerungsfaktor

Gate-Länge unter Verwendung der Gate-Oxid-Kapazität

Gehen Torlänge = Gate-Kapazität/(Kapazität der Gate-Oxidschicht*Torbreite)

Gate-Oxid-Kapazität

Gehen Kapazität der Gate-Oxidschicht = Gate-Kapazität/(Torbreite*Torlänge)

Gate-Kapazität

Gehen Gate-Kapazität = Kanalgebühr/(Gate-zu-Kanal-Spannung-Grenzspannung)

Grenzspannung

Gehen Grenzspannung = Gate-zu-Kanal-Spannung-(Kanalgebühr/Gate-Kapazität)

Kanalladung

Gehen Kanalgebühr = Gate-Kapazität*(Gate-zu-Kanal-Spannung-Grenzspannung)

Kanalbreite nach vollständiger Skalierung von VLSI

Gehen Kanalbreite nach vollständiger Skalierung = Kanalbreite/Vergößerungsfaktor, Verkleinerungsfaktor

Kanallänge nach vollständiger Skalierung VLSI

Gehen Kanallänge nach vollständiger Skalierung = Kanallänge/Vergößerungsfaktor, Verkleinerungsfaktor

Kritische Spannung

Gehen Kritische Spannung = Kritisches elektrisches Feld*Elektrisches Feld über die Kanallänge

Eigene Gate-Kapazität

Gehen MOS-Gate-Überlappungskapazität = MOS-Gate-Kapazität*Übergangsbreite

Mobilität in Mosfet

Gehen Mobilität im MOSFET = K Prime/Kapazität der Gate-Oxidschicht

K-Prime

Gehen K Prime = Mobilität im MOSFET*Kapazität der Gate-Oxidschicht

Schwellenspannung, wenn die Quelle auf Körperpotential liegt Formel

Schwellenspannung DIBL = DIBL-Koeffizient*Drain-to-Source-Potenzial+Grenzspannung
V_t0 = η*V_ds+V_t

Was ist Drain-Induced Barrier Lowering (DIBL)?

Die Drain-Spannung Vds erzeugt ein elektrisches Feld, das die Schwellenspannung beeinflusst. Dieser Effekt der Drain-induzierten Barrieresenkung (DIBL) ist bei Kurzkanaltransistoren besonders ausgeprägt. Drain-induziertes Absenken der Barriere bewirkt, dass Ids mit Vds in Sättigung zunimmt, ähnlich wie es die Kanallängenmodulation tut. Auch dies ist ein Fluch für analoges Design, aber unbedeutend für die meisten digitalen Schaltungen. Noch wichtiger ist, dass DIBL den unterschwelligen Leckstrom bei hohen Vds erhöht.

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