Spannungsschwankung an der Bitleitung Taschenrechner

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Eigenschaften der CMOS-Schaltung

✖Die positive Spannung ist als die Spannung definiert, die berechnet wird, wenn der Stromkreis an die Stromversorgung angeschlossen wird. Sie wird normalerweise als Vdd oder Stromversorgung des Stromkreises bezeichnet.ⓘ Positive Spannung [V_dd]			+10% -10%
✖Die Zellkapazität ist die Kapazität einer einzelnen Zelle.ⓘ Zellkapazität [C_cell]			+10% -10%
✖Die Bitkapazität ist die Kapazität eines Bits in cmos vlsi.ⓘ Bitkapazität [C_bit]			+10% -10%

✖Unter „Voltage Swing on Bitline“ versteht man eine Full-Swing-Local-Bitline-SRAM-Architektur, die auf der 22-nm-FinFET-Technologie für den Niederspannungsbetrieb basiert.ⓘ Spannungsschwankung an der Bitleitung [ΔV]

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Formel

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Spannungsschwankung an der Bitleitung

Formel

`"ΔV" = ("V"_{"dd"}/2)*"C"_{"cell"}/("C"_{"cell"}+"C"_{"bit"})`

Beispiel

`"0.420163V"=("2.58V"/2)*"5.98pF"/("5.98pF"+"12.38pF")`

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Spannungsschwankung an der Bitleitung Lösung

SCHRITT 0: Zusammenfassung vor der Berechnung

Gebrauchte Formel

Spannungsschwankung auf Bitline = (Positive Spannung/2)*Zellkapazität/(Zellkapazität+Bitkapazität)
ΔV = (V_dd/2)*C_cell/(C_cell+C_bit)
Diese formel verwendet 4 Variablen

Verwendete Variablen

Spannungsschwankung auf Bitline - (Gemessen in Volt) - Unter „Voltage Swing on Bitline“ versteht man eine Full-Swing-Local-Bitline-SRAM-Architektur, die auf der 22-nm-FinFET-Technologie für den Niederspannungsbetrieb basiert.
Positive Spannung - (Gemessen in Volt) - Die positive Spannung ist als die Spannung definiert, die berechnet wird, wenn der Stromkreis an die Stromversorgung angeschlossen wird. Sie wird normalerweise als Vdd oder Stromversorgung des Stromkreises bezeichnet.
Zellkapazität - (Gemessen in Farad) - Die Zellkapazität ist die Kapazität einer einzelnen Zelle.
Bitkapazität - (Gemessen in Farad) - Die Bitkapazität ist die Kapazität eines Bits in cmos vlsi.

SCHRITT 1: Konvertieren Sie die Eingänge in die Basiseinheit

Positive Spannung: 2.58 Volt --> 2.58 Volt Keine Konvertierung erforderlich
Zellkapazität: 5.98 Pikofarad --> 5.98E-12 Farad (Überprüfen sie die konvertierung hier)
Bitkapazität: 12.38 Pikofarad --> 1.238E-11 Farad (Überprüfen sie die konvertierung hier)

SCHRITT 2: Formel auswerten

Eingabewerte in Formel ersetzen

ΔV = (V_dd/2)*C_cell/(C_cell+C_bit) --> (2.58/2)*5.98E-12/(5.98E-12+1.238E-11)

Auswerten ... ...

ΔV = 0.42016339869281

SCHRITT 3: Konvertieren Sie das Ergebnis in die Ausgabeeinheit

0.42016339869281 Volt --> Keine Konvertierung erforderlich

ENDGÜLTIGE ANTWORT

0.42016339869281 ≈ 0.420163 Volt <-- Spannungsschwankung auf Bitline

(Berechnung in 00.004 sekunden abgeschlossen)

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Credits

Erstellt von Shobhit Dimri

Bipin Tripathi Kumaon Institut für Technologie (BTKIT), Dwarahat

Shobhit Dimri hat diesen Rechner und 900+ weitere Rechner erstellt!

Geprüft von Urvi Rathod

Vishwakarma Government Engineering College (VGEC), Ahmedabad

Urvi Rathod hat diesen Rechner und 1900+ weitere Rechner verifiziert!

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Verzögerung des Carry-Looker-Addierers

Gehen Verzögerung des Carry-Looker-Addierers = Ausbreitungsverzögerung+Gruppenausbreitungsverzögerung+((N-Eingang UND Tor-1)+(K-Eingang UND Tor-1))*UND-ODER-Gate-Verzögerung+XOR-Verzögerung

Multiplexer-Verzögerung

Gehen Multiplexer-Verzögerung = (Carry-Skip-Addiererverzögerung-(Ausbreitungsverzögerung+(2*(N-Eingang UND Tor-1)*UND-ODER-Gate-Verzögerung)-XOR-Verzögerung))/(K-Eingang UND Tor-1)

Carry-Skip Adder Delay

Gehen Carry-Skip-Addiererverzögerung = Ausbreitungsverzögerung+2*(N-Eingang UND Tor-1)*UND-ODER-Gate-Verzögerung+(K-Eingang UND Tor-1)*Multiplexer-Verzögerung+XOR-Verzögerung

Carry-Increamentor Adder Delay

Gehen Übertrags-Inkrementator-Addierer-Verzögerung = Ausbreitungsverzögerung+Gruppenausbreitungsverzögerung+(K-Eingang UND Tor-1)*UND-ODER-Gate-Verzögerung+XOR-Verzögerung

Kritische Verzögerung bei Gates

Gehen Kritische Verzögerung bei Gates = Ausbreitungsverzögerung+(N-Eingang UND Tor+(K-Eingang UND Tor-2))*UND-ODER-Gate-Verzögerung+Multiplexer-Verzögerung

Verzögerung der Gruppenausbreitung

Gehen Ausbreitungsverzögerung = Verzögerung des Baumaddierers-(log2(Absolute Frequenz)*UND-ODER-Gate-Verzögerung+XOR-Verzögerung)

Verzögerung der Baumaddierer

Gehen Verzögerung des Baumaddierers = Ausbreitungsverzögerung+log2(Absolute Frequenz)*UND-ODER-Gate-Verzögerung+XOR-Verzögerung

Zellkapazität

Gehen Zellkapazität = (Bitkapazität*2*Spannungsschwankung auf Bitline)/(Positive Spannung-(Spannungsschwankung auf Bitline*2))

'XOR'-Verzögerung

Gehen XOR-Verzögerung = Ripple-Zeit-(Ausbreitungsverzögerung+(Gates auf kritischem Weg-1)*UND-ODER-Gate-Verzögerung)

Kritische Pfadverzögerung des Carry-Ripple-Addierers

Gehen Ripple-Zeit = Ausbreitungsverzögerung+(Gates auf kritischem Weg-1)*UND-ODER-Gate-Verzögerung+XOR-Verzögerung

Bitkapazität

Gehen Bitkapazität = ((Positive Spannung*Zellkapazität)/(2*Spannungsschwankung auf Bitline))-Zellkapazität

Spannungsschwankung an der Bitleitung

Gehen Spannungsschwankung auf Bitline = (Positive Spannung/2)*Zellkapazität/(Zellkapazität+Bitkapazität)

Erdkapazität

Gehen Erdkapazität = ((Angreiferspannung*Angrenzende Kapazität)/Opferspannung)-Angrenzende Kapazität

Speicherbereich mit N Bits

Gehen Bereich der Gedächtniszelle = (Bereich einer Ein-Bit-Speicherzelle*Absolute Frequenz)/Array-Effizienz

Bereich der Speicherzelle

Gehen Bereich einer Ein-Bit-Speicherzelle = (Array-Effizienz*Bereich der Gedächtniszelle)/Absolute Frequenz

Array-Effizienz

Gehen Array-Effizienz = (Bereich einer Ein-Bit-Speicherzelle*Absolute Frequenz)/Bereich der Gedächtniszelle

N-Eingang 'Und' Gatter

Gehen N-Eingang UND Tor = N-Bit-Carry-Skip-Addierer/K-Eingang UND Tor

N-Bit Carry-Skip-Addierer

Gehen N-Bit-Carry-Skip-Addierer = N-Eingang UND Tor*K-Eingang UND Tor

K-Eingang 'Und' Gatter

Gehen K-Eingang UND Tor = N-Bit-Carry-Skip-Addierer/N-Eingang UND Tor

Spannungsschwankung an der Bitleitung Formel

Spannungsschwankung auf Bitline = (Positive Spannung/2)*Zellkapazität/(Zellkapazität+Bitkapazität)
ΔV = (V_dd/2)*C_cell/(C_cell+C_bit)

Was sind dynamische RAMs (DRAMs)?

Dynamische RAMs (DRAMs) speichern ihren Inhalt als Ladung auf einem Kondensator statt in einer Rückkopplungsschleife. Kommerzielle DRAMs werden in spezialisierten Prozessen gebaut, die für dichte Kondensatorstrukturen optimiert sind. Sie bieten eine um den Faktor 10–20 höhere Dichte (Bits/cm2) als Hochleistungs-SRAM, die in einem Standardlogikprozess aufgebaut sind, aber sie haben auch eine viel höhere Latenz. Auf die Zelle wird zugegriffen, indem die Wortleitung aktiviert wird, um den Kondensator mit der Bitleitung zu verbinden. Beim Lesen wird die Bitleitung zuerst auf VDD/2 vorgeladen. Wenn die Wortleitung ansteigt, teilt der Kondensator seine Ladung mit der Bitleitung, wodurch eine Spannungsänderung verursacht wird, die erfasst werden kann. Der Lesevorgang stört den Zellinhalt bei x, sodass die Zelle nach jedem Lesevorgang neu geschrieben werden muss. Bei einem Schreibvorgang wird die Bitleitung hoch oder niedrig getrieben und die Spannung wird auf den Kondensator gezwungen. Einige DRAMs treiben die Wortleitung auf VDDP = VDD Vt, um einen verschlechterten Pegel zu vermeiden, wenn eine ,1' geschrieben wird.

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